[發明專利]三維存儲器件

有效

• 申請號: 202110388893.1
• 申請日: 2020-07-07
• 公開（公告）號: CN113097218B
• 公開（公告）日: 2023-05-19
• 發明（設計）人: 張坤
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H10B43/35
• 分類號: H10B43/35;H10B43/27;H10B43/50;H10B41/35;H10B41/27;H10B41/50
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 楊錫勱;趙磊

1.一種三維存儲器件，包括：

第一半導體結構，包括外圍電路；

第二半導體結構，包括：

包括交錯的導電層和介電層的存儲堆疊層；

多個溝道結構，其各自垂直地延伸穿過所述存儲堆疊層，并電連接到所述外圍電路；

另一導電層，包括電連接所述多個溝道結構的金屬硅化物層和金屬層；以及

P型摻雜半導體層，其中，所述P型摻雜半導體層位于所述存儲堆疊層和所述另一導電層之間，

其中，所述第一半導體結構和所述第二半導體結構電連接。

2.根據權利要求1所述的三維存儲器件，還包括：

第一源極觸點，其在所述存儲堆疊層上方并且與所述多個溝道結構電連接；以及

第二源極觸點，其在所述存儲堆疊層上方并且與所述多個溝道結構電連接。

3.根據權利要求2所述的三維存儲器件，其中，所述第一源極觸點與所述P型摻雜半導體層接觸；并且

所述第二半導體結構還包括在所述P型摻雜半導體層中的N阱，其中，所述第二源極觸點與所述N阱接觸。

4.根據權利要求1所述的三維存儲器件，其中，所述P型摻雜半導體層包括多晶硅。

5.根據權利要求1所述的三維存儲器件，其中，所述P型摻雜半導體層的厚度小于50nm。

6.根據權利要求3所述的三維存儲器件，還包括：

在所述P型摻雜半導體層上的一個或多個層間介電(ILD)層；

其中，所述第一源極觸點垂直地延伸穿過所述一個或多個層間介電層和所述另一導電層進入所述P型摻雜半導體層中，

所述第二源極觸點垂直地延伸穿過所述一個或多個層間介電層、所述另一導電層和所述P型摻雜半導體層進入所述N阱中。

7.根據權利要求2、3和6中任一項所述的三維存儲器件，其中，所述第二源極觸點包括圍繞其側壁的、用于與所述P型摻雜半導體層電隔離的間隙壁。

8.根據權利要求2、3和6中任一項所述的三維存儲器件，其中，所述第一源極觸點在垂直方向上不與所述多個溝道結構對準。

9.根據權利要求1至6中任一項所述的三維存儲器件，還包括：在所述外圍電路與所述存儲堆疊層之間的鍵合界面。

10.根據權利要求3和6中任一項所述的三維存儲器件，還包括：

與所述第一源極觸點接觸的第一互連；以及

與所述第二源極觸點接觸的第二互連。

11.根據權利要求10所述的三維存儲器件，還包括：

穿過所述P型摻雜半導體層的第一觸點，其中，所述P型摻雜半導體層至少通過所述第一源極觸點、所述第一互連和所述第一觸點電連接到所述外圍電路；以及

穿過所述P型摻雜半導體層的第二觸點，其中，所述N阱至少通過所述第二源極觸點、所述第二互連和所述第二觸點電連接到所述外圍電路。

12.根據權利要求1所述的三維存儲器件，還包括：

穿過所述P型摻雜半導體層的第三觸點；以及

電連接到所述第三觸點的接觸焊盤。

13.根據權利要求1所述的三維存儲器件，其中，所述溝道結構中的每一個都延伸到所述P型摻雜半導體層中。