[發明專利]三維半導體存儲器裝置

在審

• 申請號: 202110372991.6
• 申請日: 2021-04-07
• 公開（公告）號: CN113497050A
• 公開（公告）日: 2021-10-12
• 發明（設計）人: 李相受;金載鎬;李宇城;南泌旭;池正根
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11529;H01L27/11556;H01L27/1157;H01L27/11573;H01L27/11582
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 趙南;張帆

1.一種三維半導體存儲器裝置，包括：

含碳層，其位于基板上；

多個電極層間電介質層和多個電極層，所述多個電極層間電介質層和所述多個電極層交替地堆疊在所述含碳層上；

單元垂直圖案，其貫穿所述多個電極層間電介質層和所述多個電極層中的至少一些；以及

半導體圖案，其位于所述單元垂直圖案和所述含碳層之間，

其中，所述基板包括多個第一晶粒，

其中，所述半導體圖案包括多個第二晶粒，并且

其中，所述第二晶粒的平均尺寸小于所述第一晶粒的平均尺寸。

2.如權利要求1所述的三維半導體存儲器裝置，

其中，所述基板包括劃定所述多個第一晶粒的輪廓的多個第一晶粒邊界，

其中，所述半導體圖案包括劃定所述多個第二晶粒的輪廓的多個第二晶粒邊界，并且

其中，所述多個第二晶粒邊界的密度大于所述多個第一晶粒邊界的密度。

3.如權利要求1所述的三維半導體存儲器裝置，

其中，所述多個第一晶粒的平均尺寸在50nm至400nm的范圍內，并且

其中，所述多個第二晶粒的平均尺寸在8nm至12nm的范圍內。

4.如權利要求1所述的三維半導體存儲器裝置，其中，所述含碳層中的碳的濃度在3at％至15at％的范圍內。

5.如權利要求1所述的三維半導體存儲器裝置，其中，所述含碳層接觸所述半導體圖案的下側壁。

6.如權利要求1所述的三維半導體存儲器裝置，還包括：

外圍電路結構，其從所述單元垂直圖案與所述基板相對，并且電連接到所述單元垂直圖案或所述多個電極層中的至少一個電極層。

7.如權利要求1所述的三維半導體存儲器裝置，還包括：

源極接觸插塞，其與所述單元垂直圖案間隔開，所述源極接觸插塞貫穿所述多個電極層間電介質層和所述多個電極層并且接觸所述含碳層。

8.一種三維半導體存儲器裝置，包括：

外圍電路結構；

基板和含碳層，所述基板和所述含碳層順序地堆疊在所述外圍電路結構上；

堆疊結構，其位于所述含碳層上，所述堆疊結構包括交替地堆疊的多個電極層間電介質層和多個電極層；

單元垂直圖案，其貫穿所述堆疊結構的至少一部分；

柵極電介質層，其位于所述單元垂直圖案和所述多個電極層之間；以及

源極接觸插塞，其與所述單元垂直圖案間隔開，所述源極接觸插塞貫穿所述堆疊結構并且接觸所述含碳層，

其中，所述含碳層中的碳的濃度在3at％至15at％的范圍內。

9.如權利要求8所述的三維半導體存儲器裝置，還包括：

半導體圖案，其位于所述單元垂直圖案和所述含碳層之間，

其中，所述基板包括多個第一晶粒，

其中，所述半導體圖案包括多個第二晶粒，并且

其中，所述多個第一晶粒的平均尺寸大于所述多個第二晶粒的平均尺寸。

10.如權利要求9所述的三維半導體存儲器裝置，

其中，所述基板包括劃定所述多個第一晶粒的輪廓的多個第一晶粒邊界，

其中，所述半導體圖案包括劃定所述多個第二晶粒的輪廓的多個第二晶粒邊界，并且

其中，所述多個第二晶粒邊界的密度大于所述多個第一晶粒邊界的密度。

11.如權利要求9所述的三維半導體存儲器裝置，

其中，所述多個第一晶粒的平均尺寸在50nm至400nm的范圍內，并且

其中，所述多個第二晶粒的平均尺寸在8nm至12nm的范圍內。