[發(fā)明專利]一種基于FPGA輕量級卷積加速器的設(shè)計方法在審
| 申請?zhí)枺?/td> | 202110365541.4 | 申請日： | 2021-04-06 |
| 公開（公告）號： | CN113112002A | 公開（公告）日： | 2021-07-13 |
| 發(fā)明（設(shè)計）人： | 臧陽陽;張菁;張?zhí)祚Y | 申請（專利權(quán)）人： | 濟南大學 |
| 主分類號： | G06N3/04 | 分類號： | G06N3/04;G06N3/08 |
| 代理公司： | 暫無信息 | 代理人： | 暫無信息 |
| 地址： | 250022 *** | 國省代碼： | 山東;37 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 基于 fpga 輕量級 卷積 加速器 設(shè)計 方法 | ||
【權(quán)利要求書】：
1.一種基于FPGA的卷積加速器的加速方法，其特征在于，包括以下步驟：
步驟1），使用通用處理器解析神經(jīng)網(wǎng)絡(luò)配置信息以及權(quán)重數(shù)據(jù)并寫到緩存RAM中；
步驟2），在1）中針對外部存儲訪問限制的問題，基于空間探索確定循環(huán)分塊的方式進行訪問優(yōu)化；
步驟3），針對卷積層進行拆分優(yōu)化對深度卷積、點卷積和池化進行優(yōu)化壓縮；
步驟4）針對卷積層各層內(nèi)與各層間的并行卷積操作進行設(shè)計，設(shè)計一種混合乒乓流水的方式進行并行優(yōu)化；
步驟5），對輸入數(shù)據(jù)進行特征提取。
2.根據(jù)權(quán)利要求所述其特征在于數(shù)據(jù)定點量化和卷積設(shè)計。
3.在該加速器中包括：存儲單元、預(yù)處理單元、運算單元和控制單元等，其中，存儲單元包括原始數(shù)據(jù)和各個權(quán)值矩陣的存儲以及中間值的存儲；運算單元包括矩陣運算單元、累加乘運算單元等通過卷積核與視野域中的數(shù)據(jù)進行乘積累加運算輸出到下一運算單元。
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