[發明專利]半導體裝置的制造方法

在審

• 申請號: 202110362815.4
• 申請日: 2021-04-02
• 公開（公告）號: CN113451166A
• 公開（公告）日: 2021-09-28
• 發明（設計）人: 黃耀德;鐘良佐
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

提出一種半導體裝置的制造方法。本文描述了測試墊結構及測試墊的形成方法。一種用于形成測試墊的方法，包括：形成裝置元件于基板上方；沉積介電層于裝置元件及基板上方；以及蝕刻開口于介電層中至第一深度。一旦形成開口，沉積導電材料于開口中，隨后化學機械平坦化，以形成測試墊的第一柵格部件及面板區，第一柵格部件從面板區縱向延伸至測試墊的周邊。一旦形成，可在裝置元件的晶圓接受度測試(wafer acceptance test,WAT)及/或制程控制監視(process control monitoring,PCM)測試期間使用探針來接觸測試墊的面板區。

技術領域

本發明實施例涉及一種半導體裝置的制造方法，特別涉及一種具有測試墊的半導體裝置。

背景技術

半導體裝置用于各式各樣的電子應用中，例如個人電腦、手機、數碼相機與其他電子裝置。半導體裝置的制造一般是通過于半導體基板上依序沉積絕緣或介電層、導電層以及半導體層的材料，并使用微影圖案化各種材料層以于其上形成電路組件與元件。

半導體工業通過不斷減小最小部件尺寸來持續提高各種電子元件(例如，晶體管、二極管、電阻器、電容器等)的整合密度，允許了將更多的元件整合至給定區域中。再者，隨著更多元件被整合至給定區域中，可采用復雜的三維(three-dimensional,3D)整合電路(three-dimensional integrated circuit,3DIC)封裝技術，以進一步提高整合密度，使得更復雜的系統也可被整合至3DIC裝置中。然而，隨著最小部件尺寸減小、以及隨著更復雜的系統被整合至3DIC裝置中，出現了額外的問題需要被解決。

發明內容

本發明實施例提供一種半導體裝置的制造方法，包括：沉積介電層于基板上；蝕刻多個開口于介電層中；及沉積導電材料于所述開口中，以形成測試墊的第一柵格部件(gridfeature)及面板區，第一柵格部件從面板區縱向延伸至測試墊的周邊，第一柵格部件于面板區具有第一寬度，第一寬度小于面板區在第一柵格部件的寬度。

本發明實施例提供一種半導體裝置的制造方法，包括：蝕刻多個開口于基板上方的介電層中；沉積導電材料于所述開口中；及用介電層平坦化導電材料，以形成測試墊，測試墊包括框、位于框內的柵格區、以及位于柵格區的內部的探針區，柵格區包括被介電層的多個部分隔開的多個導電柵格部件。

本發明實施例提供一種半導體裝置，包括：介電材料；第一測試墊，位于介電材料內，第一測試墊，包括：外框；柵格區，從外框向內延伸，柵格區包括多個導電柵格構件(gridmember)，所述導電柵格構件通過介電材料彼此分開；及面板區，位于柵格區的內部，其中所述導電柵格構件的第一個將面板區連接至外框，且其中所述導電柵格構件的第一個具有第一厚度，且面板區具有第二厚度，第一厚度小于第二厚度。

附圖說明

本公開的各面向從以下詳細描述中配合附圖可最好地被理解。應強調的是，依據業界的標準做法，各種部件并未按照比例繪制且僅用于說明的目的。事實上，為了清楚討論，各種部件的尺寸可任意放大或縮小。

圖1A繪示出在制造半導體晶粒的中間步驟中于半導體晶圓內形成測試墊的剖面圖。

圖1B是根據一些實施例，繪示出圖1A的測試墊的平面圖。

圖2繪示出在制造半導體晶粒的中間步驟中于半導體晶圓的不同金屬化層內形成測試墊的剖面圖。

圖3是根據一實施例，繪示出另一測試墊的平面圖。

圖4是根據一些實施例，繪示出測試數據。

其中，附圖標記說明如下：

100：半導體晶圓

101：半導體基板

103：介電層

105：第一測試墊