[發(fā)明專利]一種基于恢復(fù)機(jī)制的消盲PFD電路

在審

• 申請?zhí)枺?/td>: 202110356198.7
• 申請日: 2021-04-01
• 公開（公告）號: CN113098498A
• 公開（公告）日: 2021-07-09
• 發(fā)明（設(shè)計）人: 陳鑫;劉小雨;張穎;單永欣;施聿哲;陳凱;周永剛;劉少斌
• 申請（專利權(quán)）人: 南京航空航天大學(xué)
• 主分類號: H03L7/08
• 分類號: H03L7/08;H03L7/18
• 代理公司: 南京經(jīng)緯專利商標(biāo)代理有限公司 32200
• 代理人: 熊玉瑋

本發(fā)明公開了一種基于恢復(fù)機(jī)制的PFD電路，屬于基本電子電路的技術(shù)領(lǐng)域。該電路包含外界參考時鐘信號上升沿檢測模塊、外界反饋時鐘信號上升沿檢測模塊、仲裁模塊、復(fù)位模塊、外界參考時鐘信號上升沿恢復(fù)模塊和外界反饋時鐘信號上升沿恢復(fù)模塊；本發(fā)明基于恢復(fù)機(jī)制，設(shè)計了RTL消盲PFD電路，解決了傳統(tǒng)PFD的盲區(qū)問題，適用在FPGA上實(shí)現(xiàn)。

技術(shù)領(lǐng)域

本發(fā)明涉及FPGA設(shè)計領(lǐng)域，主要涉及一種基于恢復(fù)機(jī)制的消盲PFD電路，屬于基本電子電路的技術(shù)領(lǐng)域。

背景技術(shù)

鎖相環(huán)是一種基于負(fù)反饋原理的閉環(huán)控制系統(tǒng)，其發(fā)展主要經(jīng)歷了三代。第一代是模擬鎖相環(huán)，結(jié)構(gòu)全部由模擬電路實(shí)現(xiàn)。第二代是模數(shù)混合鎖相環(huán)，即，數(shù)字鎖相環(huán)，其鑒相器由數(shù)字電路實(shí)現(xiàn)，其余結(jié)構(gòu)由模擬電路實(shí)現(xiàn)。第三代是全數(shù)字鎖相環(huán)，結(jié)構(gòu)全部由數(shù)字電路實(shí)現(xiàn)。目前在鎖相環(huán)領(lǐng)域，全數(shù)字鎖相環(huán)由于具有成本低、面積小、速度快等優(yōu)勢，成為了近年來的常用結(jié)構(gòu)。

雙D觸發(fā)器型鑒頻鑒相器（PFD，Phase Frequency Detector）是一種常用于鎖相環(huán)的線性鑒相器。然而傳統(tǒng)的雙D觸發(fā)器型PFD存在非理想效應(yīng)，其中一種為死區(qū)問題。傳統(tǒng)的雙D觸發(fā)器型PFD的死區(qū)問題可通過增加復(fù)位延遲的方法解決。但是，雙D觸發(fā)器型PFD除了死區(qū)問題，還存在盲區(qū)問題。盲區(qū)問題是PFD的另一種非理想效應(yīng)，當(dāng)PFD比較的兩個時鐘信號的相位差接近±2π時，PFD檢測出的相位差容易發(fā)生極性翻轉(zhuǎn)的情況，會影響鎖相環(huán)的鎖定速度。

鎖相環(huán)的實(shí)現(xiàn)方式包含ASIC和FPGA電路，其中，ASIC可實(shí)現(xiàn)模數(shù)混合鎖相環(huán)和全數(shù)字鎖相環(huán)，但FPGA只能實(shí)現(xiàn)全數(shù)字鎖相環(huán)。授權(quán)公告號為CN101388666B的發(fā)明專利公開的鑒頻鑒相器通過減小線性鑒相范圍消除了鑒相盲區(qū)，但該鑒頻鑒相器結(jié)構(gòu)適用于模數(shù)混合鎖相環(huán)，無法在FPGA實(shí)現(xiàn)。公開號為CN102291127A的發(fā)明專利和授權(quán)公告號為CN107302356B的發(fā)明專利公開的鑒頻鑒相器通過調(diào)節(jié)復(fù)位延時來減小盲區(qū)，但都是基于晶體管級進(jìn)行結(jié)構(gòu)設(shè)計的，無法在FPGA實(shí)現(xiàn)。公開號為CN110365329A的發(fā)明專利公開的鑒頻鑒相器通過增加記憶電路消除了鑒相盲區(qū)，但其結(jié)構(gòu)也是基于晶體管級設(shè)計的，無法在FPGA實(shí)現(xiàn)。公開號為CN109639268A的發(fā)明專利公開的鑒頻鑒相器在相位差在π到2π時抑制復(fù)位信號產(chǎn)生，從而消除盲區(qū)，其結(jié)構(gòu)基于晶體管級設(shè)計，仍無法在FPGA實(shí)現(xiàn)。

目前，所有適用于全數(shù)字鎖相環(huán)的PFD報道都是基于晶體管級進(jìn)行設(shè)計，尚未有關(guān)于基于FPGA的改進(jìn)雙D觸發(fā)器型PFD結(jié)構(gòu)來解決盲區(qū)問題的報道。

發(fā)明內(nèi)容

本發(fā)明的發(fā)明目的是針對上述背景技術(shù)的不足，提供一種基于恢復(fù)機(jī)制的消盲PFD電路，實(shí)現(xiàn)基于RTL級設(shè)計PFD電路恢復(fù)機(jī)制的發(fā)明目的，解決如何在FPGA上實(shí)現(xiàn)適用于全數(shù)字鎖相環(huán)的消盲PFD的技術(shù)問題。

本發(fā)明為實(shí)現(xiàn)上述目的采用如下技術(shù)方案：

一種基于恢復(fù)機(jī)制的消盲PFD電路，電路包括DFF_UP模塊、DFF_DOWN模塊、UpDownArbiter模塊、DelayedReset模塊、Restore_UP模塊、Restore_DOWN模塊和二輸入異或門。

DFF_UP模塊包括一個異步復(fù)位的D觸發(fā)器；DFF_UP模塊的D輸入端用于輸入邏輯1信號，DFF_UP模塊的clk輸入端用于輸入外界參考時鐘信號ref_clk，DFF_UP模塊的CLR輸入端與所述Restore_UP模塊的o_CLR_up輸出端相連，DFF_UP模塊的o_Q輸出端與Restore_UP模塊的dff_up輸入端相連。

DFF_DOWN模塊的結(jié)構(gòu)和DFF_UP模塊相同，包括一個異步復(fù)位的D觸發(fā)器；DFF_DOWN模塊的D輸入端用于輸入邏輯1信號，DFF_DOWN模塊的clk輸入端用于輸入外界反饋時鐘信號fb_clk，DFF_DOWN模塊的CLR輸入端與所述Restore_DOWN模塊的o_CLR_down輸出端相連，DFF_DOWN模塊的o_Q輸出端與所述Restore_DOWN模塊的dff_down輸入端相連。