[發明專利]一種粗粒度動態可重構處理器及其數據處理方法

有效

• 申請號: 202110355308.8
• 申請日: 2021-04-01
• 公開（公告）號: CN112732639B
• 公開（公告）日: 2021-06-25
• 發明（設計）人: 李麗;傅玉祥;何書專;李偉
• 申請（專利權）人: 南京大學
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F15/177
• 代理公司: 南京泰普專利代理事務所(普通合伙) 32360
• 代理人: 房小穎

本發明涉及一種粗粒度動態可重構處理器及其數據處理方法，包括用于解析配置信息的控制單元；用于接收來自所述控制單元解析得到的配置信息的可重構控制單元；由多個片上存儲塊組成的片上存儲池；產生所述片上存儲塊訪存地址的無沖突地址生成器；直接存儲器訪問模塊；以及位于所述直接存儲器訪問模塊與存儲池之間的數據分發模塊。本發明通過兩階段配置、配置信息預取、第二階段部分配置等方式，可實現下一個算子與當前算子的快速動態切換；同時，通過優化設計的可重構計算陣列、無沖突地址生成器等方式，可實現高性能、高能效的算子實現。

技術領域

本發明涉及集成電路領域，具體涉及一種粗粒度動態可重構處理器及其數據處理方法。

背景技術

傳統的執行特定應用的計算芯片架構可分為通用計算和專用計算兩大類。

其中通用計算的核心是指令驅動的通用處理器GPP (General PurposeProcessor)。傳統的GPP采用von Neumann結構，包含存儲單元、運算單元、控制單元、輸入單元和輸出單元。整個系統的運行動作完全由程序指令控制，故可以通過不同的指令組合來實現不同的算法，所以其具備很高的靈活性和通用性，可以降低成本。但由于指令的執行過程具體包含取指、譯碼、寄存器訪問、訪存、執行和數據寫回等數個步驟，因此GPP實現算法的速度較慢（主頻提升受限），不能滿足當今計算復雜度高的應用對性能的需求。此外GPP還存在存儲墻問題，程序指令與運算數據共用一個存儲單元，存儲單元與核心運算單元間采用總線連接。為了提供大容量，片外存儲一般采用DRAM，DRAM的訪問帶寬與片內主頻間的剪刀差越來越大。綜上GPP已不能滿足當今計算復雜度高的應用對高性能的需求。

專用計算實現方案采用專用集成電路（Application-specific integratedcircuit，ASIC）方式實現，雖然能夠滿足性能需求，但存在成本過高的弊端：因為其電路功能固化，缺乏靈活性，只能支持單一的功能，一旦應用場景發生變化或標準進行升級，則只能重新設計新的加速器。但是隨著工藝節點的不斷縮小，現代IC的CMOS工藝制造成本（掩膜板成本）不斷提升，良率在不斷下降。

在此背景下，可重構處理器應運而生，其采用的是一種將指令流驅動的功能靈活性和數據流驅動的高能效率結合在一起的計算方式，其在性能、功耗和功能靈活性等芯片的關鍵指標之間具有更好的平衡。目前在可重構研究領域中，按重構粒度主要可分為細粒度和粗粒度兩種，以可進行比特級運算的查找表LUT（Look-Up Table）作為重構單元的FPGA是細粒度可重構處理器的代表，它可以提供最大程度的靈活性，但也由于其細粒度的屬性導致它在運行時寄生電容和數據傳輸路徑的長度增加，有效邏輯門的密度降低，從而增加了信號傳輸的延時和芯片面積，降低了運算速度。而粗粒度可重構處理架構（CGRA, CoarseGrained Reconfigurable Architecture）的出現，則彌補了上述缺陷。CGRA以16位或32位的算術邏輯運算單元ALU（Arithmetic Logic Unit）和存儲單元作為重構的最小粒度。相較于FPGA，雖然靈活性上有些許下降，但可以精簡重構單元間的互聯結構，所以能增加信號傳輸帶寬和運算速度，減小芯片面積。

盡管如此，現在的大多數粗粒度可重構處理器仍然存在算子抽象層級偏細，雖然帶來了更大的通用性，但導致配置信息大小過大，重新配置時間過長，無法滿足在一些實時性應用中動態實時配置的需求。除此之外，由于抽象層級偏細，硬件實現的優化空間有限，而這也進一步限制了當前許多粗粒度可重構處理器的性能。

發明內容

發明目的：提供一種粗粒度動態可重構處理器及其數據處理方法，以解決傳統計算架構中無法同時滿足領域內應用的通用性、硬件編程的靈活性和高計算性能與高能效的技術問題。

技術方案：一種粗粒度動態可重構處理器，包括：

用于解析配置信息的控制單元；

用于接收來自所述控制單元解析得到的配置信息的可重構控制單元；