[發明專利]半導體存儲器和數據寫入方法

在審

• 申請號: 202110355210.2
• 申請日: 2021-04-01
• 公開（公告）號: CN115167754A
• 公開（公告）日: 2022-10-11
• 發明（設計）人: 尚為兵;李紅文;冀康靈
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 紀婷婧

1.一種半導體存儲器，其特征在于，包括：

至少一個存儲陣列，所述存儲陣列包括多個數據存儲單元和多個校驗位存儲單元；

校驗模塊，用于接收寫入數據，并根據所述寫入數據生成校驗數據；

數據傳輸模塊，分別與所述校驗模塊、所述存儲陣列連接，用于傳輸所述寫入數據至所述數據存儲單元，并傳輸所述校驗數據至所述校驗位存儲單元；

其中，所述校驗數據的第一傳輸時長短于所述寫入數據的第二傳輸時長，所述第一傳輸時長為所述校驗數據由數據傳輸模塊傳輸至校驗位存儲單元所需的時長，所述第二傳輸時長為所述寫入數據由數據傳輸模塊傳輸至數據存儲單元所需的時長。

2.根據權利要求1所述的半導體存儲器，其特征在于，所述校驗數據的第一傳輸路徑短于所述寫入數據的第二傳輸路徑，所述第一傳輸路徑為所述數據傳輸模塊與所述校驗位存儲單元之間的路徑，所述第二傳輸路徑為所述數據傳輸模塊與所述數據存儲單元之間的路徑；

其中，所述第一傳輸路徑與所述第一傳輸時長相對應，所述第二傳輸路徑與所述第二傳輸時長相對應。

3.根據權利要求2所述的半導體存儲器，其特征在于，所述校驗數據包括糾錯校驗數據，所述寫入數據和所述糾錯校驗數據均包括多個數據位，且所述寫入數據的數據位數量多于所述糾錯校驗數據的數據位數量，所述校驗模塊包括：

糾錯校驗單元，與所述數據傳輸模塊連接，用于根據所述寫入數據生成所述糾錯校驗數據；

其中，一個所述數據位的數據對應存儲至一個數據存儲單元或一個校驗位存儲單元，定義各數據位的所述寫入數據由數據傳輸模塊傳輸至對應的數據存儲單元所需的傳輸時長為數據傳輸時長，定義各數據位的所述糾錯校驗數據由數據傳輸模塊傳輸至對應的校驗位存儲單元所需的傳輸時長為校驗傳輸時長。

4.根據權利要求3所述的半導體存儲器，所述第一傳輸時長為多個所述校驗傳輸時長中的最大值，所述第二傳輸時長為多個所述數據傳輸時長中的最小值。

5.根據權利要求3所述的半導體存儲器，其特征在于，所述第一傳輸時長為多個所述校驗傳輸時長中的平均值，所述第二傳輸時長為多個所述數據傳輸時長中的平均值。

6.根據權利要求3所述的半導體存儲器，其特征在于，所述第一傳輸時長為多個所述校驗傳輸時長中的最大值，所述第二傳輸時長為多個所述數據傳輸時長中的最大值。

7.根據權利要求2所述的半導體存儲器，其特征在于，所述校驗數據包括奇偶校驗數據，所述寫入數據包括多個數據位，所述奇偶校驗數據包括一個數據位，所述校驗模塊包括：

奇偶校驗單元，與所述數據傳輸模塊連接，用于根據所述寫入數據生成所述奇偶校驗數據；

其中，一個所述數據位的數據對應存儲至一個數據存儲單元或一個校驗位存儲單元，定義各數據位的所述寫入數據由數據傳輸模塊傳輸至對應的數據存儲單元所需的傳輸時長為數據傳輸時長，定義所述奇偶校驗數據由數據傳輸模塊傳輸至對應的校驗位存儲單元所需的傳輸時長為校驗傳輸時長。

8.根據權利要求7所述的半導體存儲器，所述第一傳輸時長為所述校驗傳輸時長，所述第二傳輸時長為多個所述數據傳輸時長中的最小值。

9.根據權利要求2至7任一項所述的半導體存儲器，其特征在于，所述第一傳輸時長與所述第二傳輸時長之間的差值大于預設時長，所述預設時長為所述校驗模塊根據寫入數據生成校驗數據所需的時長。

10.根據權利要求9所述的半導體存儲器，其特征在于，所述預設時長為0.5ns至1ns。

11.根據權利要求1所述的半導體存儲器，其特征在于，所述校驗模塊包括第一校驗單元和第二校驗單元，所述數據傳輸模塊包括第一傳輸單元和第二傳輸單元，位于相鄰列的兩個所述存儲單元中的一個經由所述第一傳輸單元連接至所述第一校驗單元，另一個經由所述第二傳輸單元連接至所述第二校驗單元。