[發明專利]銅電鍍方法

在審

• 申請號: 202110354858.8
• 申請日: 2021-03-30
• 公開（公告）號: CN113113352A
• 公開（公告）日: 2021-07-13
• 發明（設計）人: 楊鈺;趙正元;李虎
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 周耀君

本發明提供了一種銅電鍍方法，包括提供襯底，所述襯底上依次形成有層間介質層和硬掩模層，所述硬掩模層和所述層間介質層內形成有溝槽；刻蝕部分厚度的所述硬掩模層以增大所述溝槽的頂部寬度；以及，進行電化學鍍工藝，在所述溝槽內形成銅互連層。本發明通過刻蝕部分硬掩模層以增大溝槽的頂部寬度，擴大后續電化學鍍工藝的工藝窗口，從而減少甚至避免銅電鍍填充時產生空洞。此外，所述銅電鍍方法還可以緩解干法刻蝕造成的翹曲效應。

技術領域

本發明涉及集成電路制造技術領域，尤其涉及一種銅電鍍方法。

背景技術

在半導體器件的后段(Back-End-Of-Line，BEOL)工藝中，電化學鍍工藝(Electrical Chemical Plating，ECP)作為一種通過電鍍的方式在晶圓的表面沉積銅膜并完成銅布線工藝的制程，被廣泛應用于先進的集成電路制造領域。

現有技術中，在溝槽和連接孔內填充金屬銅一般先在溝槽和連接孔的底部和側壁上形成阻擋層，接著在阻擋層上沉積銅籽晶層(seed layer)，然后對銅籽晶層進行表面處理，最后在該銅籽晶層上以電化學鍍工藝填充生長銅互連層。銅電鍍填充的好壞對器件的性能有著重要影響。參閱圖1和圖2，提供襯底100，所述襯底100上形成有層間介質層110，所述層間介質層110內形成有溝槽111；在所述層間介質層110上及所述溝槽111內沉積阻擋層和銅籽晶層(圖中未示出)；然后在銅籽晶層上以電化學鍍工藝填充生長銅互連層120。其中，電化學鍍工藝通常會在電鍍液中引入加速劑(accelerator)、抑制劑(suppressor)和平整劑(leveler)三種添加劑，來達到從底部到頂部的孔填充(bottom-up gap-fill)的效果。然而，參閱圖3，隨著關鍵尺寸的減小，銅電鍍機臺無法滿足日益嚴苛的工藝要求，使得所述銅互連層120在銅電鍍填充時很容易產生空洞(void或seam)。

常用的解決銅電鍍產生空洞的方法有兩種，其中一種方法是通過減小介電氧化層(例如TEOS、FSG、low K、ULK等)的厚度來減小溝槽或通孔的深寬比(AR)，促進電化學鍍工藝的填充效果。另外一種方法是通過減薄阻擋層(barrier)和銅籽晶層(seed)的厚度來減弱懸突(over hang)，從而增大電化學鍍工藝的填充窗口。然而，溝槽的深寬比(AR)不能無限的降低，物理氣相沉積(PVD)機臺也存在沉積極限，難以無限減薄阻擋層(barrier)和銅籽晶層(seed)的厚度。例如，現有的PVD機臺中，所述阻擋層的沉積極限為所述種子層的沉積極限為因此，如何減少銅電鍍填充時所產生的空洞是現在需要解決的問題。

發明內容

本發明的目的在于提供一種銅電鍍方法，通過刻蝕部分硬掩模層以增大溝槽的頂部寬度，擴大后續電化學鍍工藝的工藝窗口，從而減少甚至避免銅電鍍填充時產生空洞。

為了達到上述目的，本發明提供了一種銅電鍍方法，包括：

提供襯底，所述襯底上依次形成有層間介質層和硬掩模層，所述硬掩模層和所述層間介質層內形成有溝槽；

刻蝕部分厚度的所述硬掩模層以增大所述溝槽的頂部寬度；以及

進行電化學鍍工藝，在所述溝槽內形成銅互連層。

可選的，采用濕法刻蝕工藝刻蝕所述硬掩模層。

可選的，所述濕法刻蝕工藝的刻蝕劑包括氫氟酸溶液和過氧化氫溶液。

可選的，采用濕法刻蝕工藝刻蝕所述硬掩模層以增大所述溝槽的頂部寬度后，所述硬掩模層的厚度變化量為

可選的，采用干法刻蝕工藝形成所述溝槽，且進行濕法清洗以去除所述干法刻蝕過程中產生的聚合物。

可選的，所述濕法清洗的清洗液包括氫氟酸溶液。

可選的，在所述清洗液中加入過氧化氫溶液，以在去除所述聚合物的同時刻蝕部分所述硬掩模層。