[發明專利]半導體結構的制備方法及半導體結構

在審

• 申請號: 202110350102.6
• 申請日: 2021-03-31
• 公開（公告）號: CN115148676A
• 公開（公告）日: 2022-10-04
• 發明（設計）人: 崔兆培;盧經文
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/8242
• 分類號: H01L21/8242;H01L27/108
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 楊明莉

本申請涉及一種半導體結構的制備方法及半導體結構，所述方法包括：提供襯底；于襯底上依次層疊設置第一導電材料層、阻擋材料層、第二導電材料層及第一介質材料層；于第一介質材料層上形成包括若干個間隔分布的支撐圖形結構的支撐層，相鄰支撐圖形結構之間具有第一溝槽；形成第二介質層，第二介質層填充滿所述第一溝槽；刻蝕第二介質層、第一介質材料層、第二導電材料層、阻擋材料層及第一導電材料層，形成位線陣列；位線陣列包括若干個間隔分布的位線結構；支撐圖形結構貫穿位線結構陣列；形成至少覆蓋位線結構側壁的位線保護層。本申請能夠有效避免位線結構在形成過程中發生扭曲、傾斜或者倒塌等情況，提高半導體產品良率。

技術領域

本申請涉及半導體制造技術領域，特別是涉及一種半導體結構的制備方法及半導體結構。

背景技術

隨著集成電路制程的快速發展，對半導體產品的集成度的要求越來越高。而隨著半導體產品的集成度的提高，半導體器件的尺寸不斷減小，對于半導體存儲器件而言，其存儲單元陣列中位線的分布密度不斷增加、尺寸不斷減小且相鄰位線之間的間隔距離不斷減小，這對半導體存儲器件制造過程中位線的材質、形貌、尺寸以及電性參數等特征提出了更高的要求。

傳統半導體存儲器件制造工藝流程中位線的關鍵尺寸很小，根據具體產品需求，位線的關鍵尺寸可能小于10nm，且為了滿足制成半導體存儲器件對位線電性能參數的要求，位線的高度可能高于200nm，通常需要采用多次刻蝕、濕法清洗等步驟才能達到目標位線結構。

然而在形成位線結構的過程中，由于位線的關鍵尺寸很小，且位線的高度相對較高，導致制成半導體器件結構中位線結構相對脆弱，位線結構在形成過程中經常發生扭曲、傾斜或者倒塌等情況，不僅影響位線的電性能參數及信號傳輸質量，還可能導致無法打開電容接觸孔的情況。

發明內容

基于此，有必要針對上述背景技術中的問題，提供一種半導體結構的制備方法及半導體結構，能夠有效增加制成半導體結構中位線結構的深寬比，避免位線在形成過程中產生傾斜、倒塌或扭曲等不良形變。

為實現上述目的及其他相關目的，本申請的一方面提供一種半導體結構的制備方法，包括：

提供襯底；

于所述襯底上依次層疊設置第一導電材料層、阻擋材料層、第二導電材料層及第一介質材料層；

于所述第一介質材料層上形成支撐層，所述支撐層包括若干個間隔分布的支撐圖形結構，所述支撐圖形結構沿第一方向延伸且相鄰所述支撐圖形結構之間具有第一溝槽；

形成第二介質層，所述第二介質層填充滿所述第一溝槽且所述第二介質層的上表面與所述支撐層的上表面齊平；

去除部分所述第二介質層、部分所述第一介質材料層、部分所述第二導電材料層、部分所述阻擋材料層及部分所述第一導電材料層，以形成位線陣列；其中，所述位線陣列包括若干個間隔分布的位線結構，所述位線結構沿第二方向延伸且所述第二方向與所述第一方向正相交；所述支撐圖形結構貫穿所述位線結構陣列；

形成位線保護層，所述位線保護層至少覆蓋所述位線結構的側壁。