[發明專利]包括簡單單元互連的集成電路及其設計方法

在審

• 申請號: 202110343914.8
• 申請日: 2021-03-30
• 公開（公告）號: CN113782513A
• 公開（公告）日: 2021-12-10
• 發明（設計）人: 金容徹;權住妍;樸尚度
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L27/02;G06F30/3953
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 李敬文

一種集成電路(IC)，包括：第一單元，包括在第一方向上延伸的輸入引腳和輸出引腳；第二單元，在所述第一方向上鄰近所述第一單元，并且包括在所述第一方向上延伸的輸入引腳和輸出引腳；第一單元隔離層，在與所述第一方向交叉的第二方向上在所述第一單元和所述第二單元之間延伸；以及第一配線，在所述第一方向上延伸，與所述第一單元隔離層重疊，并且連接到所述第一單元的輸出引腳和所述第二單元的輸入引腳，其中，所述第一單元的輸出引腳、所述第二單元的輸入引腳和所述第一配線形成在第一導電層中，作為在所述第一方向上延伸的第一圖案。

相關申請的交叉引用

本申請基于并且要求于2020年6月9日在韓國知識產權局提交的韓國專利申請No.10-2020-0069831的優先權，該申請的公開內容通過引用整體并入本文。

技術領域

根據本發明構思的示例實施例的裝置和方法涉及集成電路(IC)，具體涉及包括簡單的單元互連的IC。

背景技術

隨著半導體工藝的發展，器件尺寸已經減小，并且IC中集成的器件的數量已經增加。根據IC的這種尺寸減小和包括在IC中的器件數量的增加，用于對器件進行互連的配線的復雜度會增加，這可能限制IC的集成水平并且增大要通過配線傳輸的信號的延遲，從而限制了IC的性能改進。

發明內容

本發明構思的示例實施例提供了一種根據簡單單元互連而具有減小的配線復雜度的集成電路(IC)以及設計IC的方法。

根據實施例，提供了一種IC，包括：第一單元，包括在第一方向上延伸的輸入引腳和輸出引腳；第二單元，在所述第一方向上鄰近所述第一單元，并且包括在所述第一方向上延伸的輸入引腳和輸出引腳；第一單元隔離層，在與所述第一方向交叉的第二方向上在所述第一單元和所述第二單元之間延伸；以及第一配線，在所述第一方向上延伸，與所述第一單元隔離層重疊，并且連接到所述第一單元的輸出引腳和所述第二單元的輸入引腳，其中，所述第一單元的輸出引腳、所述第二單元的輸入引腳和所述第一配線形成在第一導電層中，作為在所述第一方向上延伸的第一圖案。

根據實施例，提供了一種IC，包括：第一單元和第二單元，均包括后道(BEOL)中的輸入引腳和輸出引腳，并且具有相同的規格；第三單元，在第一方向上鄰近所述第一單元以及，第四單元，在所述第一方向上鄰近所述第二單元，其中，所述第一單元的輸出引腳和所述第三單元的輸入引腳、或者所述第一單元的輸入引腳和所述第三單元的輸出引腳形成在第一導電層中，作為在所述第一方向上延伸的第一圖案，所述第二單元的輸出引腳和所述第四單元的輸入引腳、或者所述第二單元的輸入引腳和所述第四單元的輸出引腳形成在所述第一導電層中，作為在所述第一方向上延伸的第二圖案，并且所述第一單元的BEOL與所述第二單元的BEOL在結構上不同。

根據實施例，提供了一種用于設計IC的方法，所述方法包括：基于定義所述IC的輸入數據，布置來自單元庫的第一單元；基于所述輸入數據，將來自所述單元庫的第二單元布置為在第一方向上鄰近所述第一單元；基于所述輸入數據添加將所述第一單元的輸出引腳連接到所述第二單元的輸入引腳的第一配線；以及生成定義所述IC的布圖的輸出數據，其中，所述輸出數據定義第一圖案，第一圖案在第一導電層中在所述第一方向上延伸并且形成所述第一單元的輸出引腳、所述第二單元的輸入引腳和所述第一配線。

根據實施例，提供了一種生成對包括在IC中的單元進行定義的單元庫的方法，所述方法包括：獲得輸入單元庫；從輸入單元庫中包括多個單元的單元組提取多個單元的輸入引腳和輸出引腳的位置；從輸入單元庫提取原始單元；通過基于所提取的單元的輸入引腳和輸出引腳的位置，改變原始單元的輸入引腳的位置和/或輸出引腳的位置，來生成至少一個變體單元；以及生成定義所述原始單元和所述至少一個變體單元的輸出單元庫。

附圖說明

根據以下結合附圖的詳細描述，將更清楚地理解本發明構思的示例實施例，在附圖中：

圖1是根據實施例的單元的視圖；