[發明專利]一種基于滑動窗口的環路延時估計方法

有效

• 申請號: 202110340867.1
• 申請日: 2021-03-30
• 公開（公告）號: CN113065304B
• 公開（公告）日: 2022-08-02
• 發明（設計）人: 楊雅慧;彭俊;張虎;孫燕;林長海
• 申請（專利權）人: 電子科技大學;電子科技大學廣東電子信息工程研究院
• 主分類號: G06F30/34
• 分類號: G06F30/34;H04L25/49
• 代理公司: 電子科技大學專利中心 51203
• 代理人: 閆樹平

本發明屬于通信技術領域，具體為一種基于滑動窗口的環路延時估計方法。該方法依據一階導數的一般定義得出本發明的“一階導數”公式；利用滑動窗口的“一階導數”差分運算結果、結合比較器對整數環路進行延時估計；得出整數環路延時，然后在分數環路延時采用與整數環路延時相同的方法估計出，最后將分數環路延時與整數環路延時相加得到總的環路延時值。由于整個計算過程僅通過加法器、減法器和比較器即可在FPGA中實現；結合滑動窗口、有效降低了計算過程的數據點，從而減少計算量。與現有技術相比，本發明提供的一種基于滑動窗口的環路延時估計方法精確度高，資源消耗少，易于在FPGA中實現。

技術領域

本發明屬于通信技術領域，具體為一種基于滑動窗口的環路延時估計方法，該方法用于對發射機/數字預失真等非線性系統的輸出信號進行延時補償。

背景技術

功率放大器是通信系統中的重要器件之一，它的主要功能是將射頻信號放大并傳播到無線信道中，但是其非線性特性直接影響了信號的傳輸質量，對整個通信系統的性能具有重大影響。因此，任何一個滿足規范的通信系統都會采用一系列的線性化技術來保證傳輸信號的質量，而數字預失真技術因其成本低、編程靈活、性能優秀等優點成為目前主流的線性化技術。圖1提供了一種典型的數字預失真系統實現框圖。如圖1所示，正是由于虛線框所示的模擬鏈路部分，才不可避免的在輸入和輸出信號之間引入了環路延時。可見在對功率放大器進行行為建模，或者應用數字預失真技術對功放進行非線性補償時，都需要精確估計輸入和輸出信號之間的環路延時。

環路延時的估計方法有很多，最早采用的是迭代算法，如Nagata算法，由于該算法缺乏準確性，導致輸入和輸出信號的延時不匹配嚴重影響了建模精度以及對系統的非線性補償能力，因此現已很少使用。為提升估算精度，傳統方案多采用延時鎖定環路法或傅里葉變換實現環路延時估計。延時鎖定環路法具有較高的精度和穩定性，但是需要額外的硬件電路；傅里葉變換實現環路延時估計是基于快速傅里葉變換實現環路延時估計，該算法精度也較高，但是需要大量的數值計算。

相較于傳統方案，現有技術中采用最多的延時估計算法是分為整數延時估計和小數延時估計兩步來實現。整數倍的延時估計有相關函數類和差分運算類，小數倍的延時估計一般采用插值函數進行內插或者基于自適應算法來實現。但是，該算法仍然存在計算量大的問題，不滿足5G基站系統小型化趨勢對數字信號處理算法的效率要求。

發明內容

本發明的目的在于：提供一種基于滑動窗口的環路延時估計方法，以解決上述現有技術存在的環路延時估算計算量大、不滿足5G基站系統小型化趨勢對數字信號處理算法的效率要求的問題。

本發明提供的一種基于滑動窗口的環路延時估計方法，包括步驟：S1、信號的采集與存儲、S2、整數環路延時估計和S3、分數環路延時估計；

S1、信號的采集與存儲：根據需求設定采樣數據長度L，對輸入和輸出基帶復信號進行采集，并將采集的數據存儲在FPGA的RAM/ROM中；

S2、整數環路延時估計：

S2.1、在采樣數據中，利用基于滑動窗口的“一階導數”差分運算的整數環路延時估計算法，計算出滑動窗口輸入序列v_in(n)和輸出反饋序列v_fb(n)的“一階導數”之間的差值：

式中：M指滑動窗口的長度，m指滑動窗口的偏移量，m的取值范圍為m∈[0,L-M]，其中L為輸入和輸出反饋信號的采樣數據長度；n是指信號點對應的索引；

根據信號一階導數的一般定義：

基于延時估計算法的精度和計算復雜度的綜合考慮，把增量Δx取作單位長度(即兩個采樣點的時間間隔歸一化，當作1)，f(x₀+Δx)-f(x₀)為采樣信號序列中兩個相鄰數據的差值，以此得到“一階導數”函數D[·]：