[發明專利]三維存儲器及制備方法、電子設備

有效

• 申請號: 202110338322.7
• 申請日: 2020-06-18
• 公開（公告）號: CN112885839B
• 公開（公告）日: 2021-12-28
• 發明（設計）人: 吳林春
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11582;H01L27/11524;H01L27/11556
• 代理公司: 廣州三環專利商標代理有限公司 44202
• 代理人: 熊永強

本申請提供了三維存儲器及制備方法、電子設備。其中，制備方法包括提供襯底，形成覆蓋襯底的犧牲層。形成覆蓋犧牲層的疊層結構。形成貫穿疊層結構以及犧牲層的NAND串，NAND串包括溝道層、以及設于溝道層周緣的存儲器層。形成貫穿疊層結構的柵縫隙。去除犧牲層以形成空隙。去除位于空隙內的部分存儲器層，以露出溝道層。在空隙內形成第一半導體材料層，以使第一半導體材料層填充部分空隙。形成覆蓋第一半導體材料層的絕緣層，絕緣層設于第一半導體材料層內。形成覆蓋絕緣層的替換層。本申請可將在相關技術中在第一半導體材料層上方的底部選擇柵極設于半導體材料層內，從而降低底部選擇柵極與襯底之間的距離，提高底部選擇柵極的電學性能。

技術領域

本申請屬于電子產品技術領域，具體涉及三維存儲器及制備方法、電子設備。

背景技術

由于三維存儲器的功耗低、質量輕、并且屬于性能優異的非易失存儲產品，在電子產品中得到了越來越廣泛的應用。但同時用戶對三維存儲器的期望值與要求也越來越高。例如，隨著三維存儲器層數的增多，目前通常會在襯底與疊層結構之間增設半導體材料層從而降低制備插塞時蝕刻NAND串的制備難度。但通過額外增加半導體材料層將會導致增加疊層結構與襯底之間的距離，從而增加底部選擇柵極與襯底之間的距離，進而影響底部選擇柵極的電學性能，影響三維存儲器的質量。

發明內容

鑒于此，本申請第一方面提供了一種三維存儲器的制備方法，所述制備方法包括：

提供襯底，形成覆蓋所述襯底的犧牲層；

形成覆蓋所述犧牲層的疊層結構；

形成貫穿所述疊層結構以及所述犧牲層的NAND串，所述NAND串包括溝道層、以及設于所述溝道層周緣的存儲器層；

形成貫穿所述疊層結構的柵縫隙；

去除所述犧牲層以形成空隙；

去除位于所述空隙內的部分所述存儲器層，以露出所述溝道層；

在所述空隙內形成第一半導體材料層，以使所述第一半導體材料層填充部分所述空隙；

形成覆蓋所述第一半導體材料層的絕緣層，所述絕緣層設于所述第一半導體材料層內；

形成覆蓋所述絕緣層的替換層。

本申請第一方面提供的制備方法，通過在空隙形成第一半導體材料層時，僅使第一半導體材料層填充部分所述空隙。再形成覆蓋所述第一半導體材料層的絕緣層，所述絕緣層設于所述第一半導體材料層內。隨后形成覆蓋所述絕緣層的替換層。這樣可在第一半導體材料層內再形成一組堆疊對，即絕緣層與替換層。也可以理解為占用原本一整層的第一半導體材料層中的部分空間來增設一個絕緣層與替換層。這樣當后續該替換層替換層柵極層后，該柵極層可充當底部選擇柵極。所以本申請可將在相關技術中在第一半導體材料層上方的底部選擇柵極的位置進行改變，使底部選擇柵極(即替換層)設于半導體材料層內，從而降低底部選擇柵極與襯底之間的距離，提高底部選擇柵極的電學性能，提高三維存儲器的質量。

其中，“在所述空隙內形成第一半導體材料層”包括：

在所述襯底靠近所述疊層結構的一側表面，所述溝道層上，以及所述疊層結構靠近所述襯底的一側表面均形成第一半導體材料層。

其中，“提供襯底，形成覆蓋所述襯底的犧牲層”包括：

提供襯底，所述襯底上設有凹槽；

形成覆蓋所述襯底與所述凹槽的犧牲層。

其中，“形成貫穿所述疊層結構的柵縫隙”包括：

形成貫穿所述疊層結構的柵縫隙，并使所述柵縫隙靠近所述襯底的開口與所述疊層結構靠近所述襯底的表面齊平。

其中，“形成貫穿所述疊層結構的柵縫隙”包括：