[發明專利]卷積神經網絡模塊的控制方法

有效

• 申請號: 202110332342.3
• 申請日: 2021-03-29
• 公開（公告）號: CN113095495B
• 公開（公告）日: 2023-08-25
• 發明（設計）人: 譚黎敏;朱懷安;宋捷
• 申請（專利權）人: 上海西井科技股份有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06F17/15;G06F7/544
• 代理公司: 上海隆天律師事務所 31282
• 代理人: 潘一諾

本發明提供一種卷積神經網絡模塊的控制方法，所述卷積神經網絡模塊包括多個級聯的卷積計算單元，每個卷積計算單元至少包括按順序設置的第一乘法器、第二乘法器、第一加法器以及第二加法器，所述第一加法器連接至所述第一乘法器以及所述第二乘法器以將所述第一乘法器和第二乘法器的輸出數據相加，所述第二加法器連接至所述第一加法器以及上一卷積計算單元的第二加法器，以將當前卷積計算單元的第一加法器和上一卷積計算單元的第二加法器的輸出數據相加，所述控制方法包括：使各所述卷積計算單元的第二乘法器相較于第一乘法器晚一個單倍頻時鐘節拍讀取的通道數據。本發明提高卷積計算速度，進而提高整個系統的計算能力。

技術領域

本發明涉及卷積神經網絡領域，尤其涉及一種卷積神經網絡模塊的控制方法。

背景技術

卷積神經網絡(Convolutional?Neural?Network,CNN)是一種前饋神經網絡，它的人工神經元可以響應一部分覆蓋范圍內的周圍單元，對于大型圖像處理有出色表現。它主要包括卷積層(convolutional?layer)和池化層(pooling?layer)。卷積神經網絡已廣泛應用于圖像分類、物體識別、目標追蹤。

卷積神經網絡計算可以通過如FPGA(Field-Programmable?Gate?Array，即現場可編程門陣列)、芯片等硬件為基礎來實現。

在基于FPGA硬件的神經網絡計算中，張量卷積運算是使用最多的一種計算方式，主要有卷積、反卷、空洞、全連接等類型的算子，這類運算的計算核心位乘加運算，即先進行乘法運算然后將各個乘法運算結果進行累加。

目前，現有的張量卷積運算中，通常為先同時算出多個乘法運算的結果，然后同時對乘法運算結果進行累加，這樣在累加運算中可以達到的運行速度有限，從而影響了整體的運行頻率，進而使整個系統的計算能力受到限制。

發明內容

本發明為了克服上述現有技術存在的缺陷，提供一種卷積神經網絡模塊的控制方法，以提高卷積計算速度，進而提高整個系統的計算能力。

根據本發明的一個方面，提供一種卷積神經網絡模塊的控制方法，所述卷積神經網絡模塊包括多個級聯的卷積計算單元，每個卷積計算單元至少包括按順序設置的第一乘法器、第二乘法器、第一加法器以及第二加法器，所述第一加法器連接至所述第一乘法器以及所述第二乘法器以將所述第一乘法器和第二乘法器的輸出數據相加，所述第二加法器連接至所述第一加法器以及上一卷積計算單元的第二加法器，以將當前卷積計算單元的第一加法器和上一卷積計算單元的第二加法器的輸出數據相加，所述控制方法包括：

使各所述卷積計算單元的第二乘法器相較于第一乘法器晚一個單倍頻時鐘節拍讀取的通道數據，以使各所述卷積計算單元的第一乘法器和第二乘法器讀取的相鄰通道的通道數據在所述第一加法器的加法計算中對齊。

在本申請的一些實施例中，還包括：

使當前卷積計算單元的第一乘法器相較于上一卷積計算單元的第二乘法器晚一個單倍頻時鐘節拍讀取的通道數據，以使當前卷積計算單元的第一加法器的輸出數據與上一卷積計算單元的第二加法器的輸出數據在當前卷積計算單元的第二加法器的加法計算中對齊。

在本申請的一些實施例中，所述卷積神經網絡模塊包括多個級聯的行卷積計算單元，每個所述行卷積計算單元包括多個級聯的所述卷積計算單元，所述控制方法還包括：

使當前行卷積計算單元的第一個卷積計算單元的第一乘法器相較于上一行卷積計算單元的最后一個卷積計算單元的第二乘法器晚一個單倍頻時鐘節拍讀取的通道數據，以使當前行卷積計算單元的第一個卷積計算單元的第一加法器的輸出數據與上一行卷積計算單元的最后一個卷積計算單元的輸出數據在當前行卷積計算單元的第一個卷積計算單元的第二加法器的加法計算中對齊。

在本申請的一些實施例中，基于儲存器的讀使能的延遲以控制所述通道數據的讀取的時鐘節拍的延遲。