[發明專利]半導體器件及其形成方法

在審

• 申請號: 202110318583.2
• 申請日: 2021-03-25
• 公開（公告）號: CN113363213A
• 公開（公告）日: 2021-09-07
• 發明（設計）人: 陳俊翰;李振銘;楊復凱;王美勻
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

在一個實施例中，一種半導體器件包括：半導體襯底；從半導體襯底延伸的第一鰭；從半導體襯底延伸的第二鰭；外延源極/漏極區，包括：第一鰭和第二鰭中的主層，所述主層包括第一半導體材料，所述主層具有上刻面表面和下刻面表面，上刻面表面和下刻面表面分別從第一鰭和第二鰭的相應表面升高；半導體接觸件蝕刻停止層(CESL)，與主層的上刻面表面和下刻面表面接觸，半導體CESL包括第二半導體材料，第二半導體材料不同于第一半導體材料。本發明的實施例還涉及形成半導體器件的方法。

技術領域

本發明的實施例涉及半導體器件及其形成方法。

背景技術

半導體器件被用于各種電子應用中，例如，個人計算機、手機、數碼相機和其他電子器件。通常通過以下方式制造半導體器件：依次在半導體襯底上沉積絕緣層或電介質層，導電層和材料的半導體層，并使用光刻圖案化各種材料層以在其上形成電路組件和元件。

半導體行業通過不斷減小最小部件尺寸來不斷提高各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度，從而允許將更多的組件集成到給定區域中。但是，隨著最小部件尺寸的減小，出現了應解決的其他問題。

發明內容

根據本發明實施例的一個方面，提供了一種形成半導體器件的方法，包括：在外延源極/漏極區上沉積層間電介質(ILD)層，外延源極/漏極區包括主層、在主層上的半導體接觸蝕刻停止層(CESL)和在半導體CESL 上的偽層；通過ILD層暴露偽層的第一部分；通過第一蝕刻工藝去除偽層的第一部分以暴露半導體CESL的第二部分，第一蝕刻工藝以比半導體CESL更大的速率蝕刻偽層；去除半導體CESL的第二部分以暴露主層的第三部分；以及在主層的第三部分上形成第一源極/漏極接觸件。

根據本發明實施例的另一個方面，提供了一種半導體器件，包括：半導體襯底；第一鰭，從半導體襯底延伸；第二鰭，從半導體襯底延伸；外延源極/漏極區，包括：主層，位于第一鰭和第二鰭中，主層包括第一半導體材料，主層具有上刻面表面和下刻面表面，上刻面表面和下刻面表面分別從第一鰭和第二鰭的對應表面升高；以及半導體接觸件蝕刻停止層(CESL)，接觸主層的上刻面表面和下刻面表面，半導體CESL包括第二半導體材料，第二半導體材料不同于第一半導體材料。

根據本發明實施例的又一個方面，提供了一種半導體器件，包括：半導體襯底；第一鰭，從半導體襯底延伸；第二鰭，從半導體襯底延伸；外延源極/漏極區，包括：主層，位于第一鰭和第二鰭中，主層包括摻雜的半導體材料；第一接觸件蝕刻停止層(CESL)，位于主層上，第一CESL包括未摻雜的半導體材料；和結束層，位于第一CESL上，結束層包括摻雜的半導體材料；第二CESL，位于結束層上，第二CESL包括電介質材料；層間電介質(ILD)層，位于第二CESL上；以及源極/漏極接觸件，延伸穿過ILD層、第二CESL、結束層和第一CESL，源極/漏極接觸件接觸主層。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1以三維視圖示出了根據一些實施例的FinFET的示例。

圖2和圖3是根據一些實施例的在FinFET的制造中的中間階段的三維視圖。

圖4A至圖12B是根據一些實施例的在FinFET的制造中的中間階段的截面圖。

圖13A至圖16B是根據一些其他實施例的在FinFET的制造中的中間階段的截面圖。

圖17A至圖21B是根據一些其他實施例的在FinFET的制造中的中間階段的截面圖。

圖22A至圖25B是根據一些其他實施例的在FinFET的制造中的中間階段的截面圖。

具體實施方式