[發明專利]一種可編程邏輯器件加速的測試裝置及方法

有效

• 申請號: 202110312569.1
• 申請日: 2021-03-24
• 公開（公告）號: CN113032203B
• 公開（公告）日: 2023-02-14
• 發明（設計）人: 方湘艷;張海波
• 申請（專利權）人: 方湘艷;張海波
• 主分類號: G06F11/263
• 分類號: G06F11/263;G06F11/273;G06F11/36
• 代理公司: 武漢華之喻知識產權代理有限公司 42267
• 代理人: 李君;廖盈春

1.一種可編程邏輯器件加速的測試裝置，其特征在于，包括仿真系統和可編程邏輯器件平臺；

所述仿真系統與所述可編程邏輯器件平臺支持雙向數據傳輸；使用時子板與所述可編程邏輯器件平臺通過I/O接口連接；

所述可編程邏輯器件平臺用于將采集的測試輸入激勵信號時序轉換后，輸入至被測可編程邏輯器件中進行軟件測試，獲取的被測軟件輸出信號進行時序轉換后返回至仿真系統；所述仿真系統用于設置第三方仿真軟件的路徑和參數，編輯可編程邏輯器件平臺的配置參數，將輸入信號轉換為可編程邏輯器件兼容的語言，并將時序轉換后的被測軟件輸出信號接收后顯示；

其中，所述測試輸入激勵信號包括通過可編程邏輯器件兼容語言轉換成的數據流、外部模擬軟件或模擬設備產生的全覆蓋輸入信號以及實裝設備產生的輸入信號；

所述可編程邏輯器件平臺包括CPU模塊(01)、輸入數據存儲模塊(02)、輸出數據存儲模塊(06)、輸入輸出時序控制模塊(03)、第一實裝接口(07)、第二實裝接口(08)和I/O接口(04)；

CPU模塊(01)上行與仿真系統相連，下行與輸入數據存儲模塊(02)、輸出數據存儲模塊(06)和輸入輸出時序控制模塊(03)相連；輸入輸出時序控制模塊(03)下行與第一實裝接口(07)、第二實裝接口(08)和I/O接口(04)相連；

所述CPU模塊(01)用于與仿真系統進行數據傳輸，并通過命令接口控制輸入輸出時序控制模塊(03)和子板(05)；

所述輸入數據存儲模塊(02)用于存儲測試輸入激勵數據；所述輸出數據存儲模塊(06)用于存儲被測軟件輸出數據；

輸入輸出時序控制模塊(03)用于測試輸入激勵信號和被測軟件輸出信號的時序轉換；

所述第一實裝接口(07)和所述第二實裝接口(08)用于接口時序轉換；

所述I/O接口(04)用于接入被測軟件的芯片，為被測軟件提供滿足時序要求的測試輸入激勵數據。

2.根據權利要求1所述的測試裝置，其特征在于，所述仿真系統包括環境集成控制模塊、平臺配置模塊、激勵編輯模塊、激勵轉換模塊、激勵數據收發模塊和仿真結果處理模塊；

所述環境集成控制模塊用于通過嵌入人機交互界面設置第三方仿真軟件的路徑和參數；

所述平臺配置模塊用于通過嵌入人機交互界面編輯可編程邏輯器件平臺的配置參數；

所述激勵編輯模塊用于編輯輸入信號，使其轉換為第三方仿真軟件可兼容的語言，或根據激勵要求編輯后轉換為verilog語言；

所述激勵轉換模塊用于將verilog語言產生的輸出信號轉換為bit數據流；

所述激勵數據收發模塊用于將bit數據流通過高速接口傳輸至可編程邏輯器件平臺；且接收可編程邏輯器件平臺發送的時序轉換后的被測軟件輸出數據；

所述仿真結果處理模塊用于將時序轉換后的被測軟件輸出數據可視化顯示。

3.根據權利要求2所述的測試裝置，其特征在于，所述可編程邏輯器件平臺的配置參數包括：數據存儲深度、輸入輸出時序控制模塊參數和測試指令。

4.根據權利要求2或3所述的測試裝置，其特征在于，所述激勵編輯模塊編輯的輸入信號包括代碼、圖形圖表及測試激勵庫；其中，編輯代碼使其兼容第三方仿真軟件；根據激勵要求編輯圖形圖表后轉換為verilog語言。

5.根據權利要求1所述的測試裝置，其特征在于，所述輸入輸出時序控制模塊(03)支持的測試輸入激勵信號包括編輯的激勵文件、模擬軟件或模擬測試設備產生的激勵信號；

所述測試輸入激勵信號和被測軟件輸出信號的時序轉換包括：

將從所述輸入數據存儲模塊(02)獲取的激勵文件轉換為滿足被測軟件時序要求的輸入信號；將模擬軟件或者模擬測試設備產生的激勵信號轉換為滿足被測軟件時序要求的輸入信號；將所述子板(05)傳輸的被測軟件輸出數據轉換為滿足所述輸出數據存儲模塊(06)接口時序要求的時序數據。