[發明專利]半導體元件及其制造方法

在審

• 申請號: 202110307382.2
• 申請日: 2021-03-23
• 公開（公告）號: CN114464683A
• 公開（公告）日: 2022-05-10
• 發明（設計）人: 任啟中;洪雅琪;沈宇駿;王舜能;江文智
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/788
• 分類號: H01L29/788;H01L21/336;H01L21/306
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 徐金國

一種半導體元件及其制造方法，在一些實施方式中，一或多個半導體處理機臺可形成三層堆疊多晶硅結構于半導體元件的基材上。此一或多個半導體處理機臺可形成一或多個多晶硅基元件于半導體元件的基材上，其中三層堆疊多晶硅結構具有第一高度，第一高度大于一或多個多晶硅基元件的一或多個第二高度。此一或多個半導體處理機臺可對半導體元件進行化學機械研磨(CMP)操作，其中進行化學機械研磨操作包含使用三層堆疊多晶硅結構作為化學機械研磨操作的終止層。

技術領域

本揭露的實施方式是關于一種半導體元件及其制造方法。

背景技術

晶體管為電子元件中的通用類型的半導體元件，其能夠放大及/或切換電子信號。晶體管可配置有三個端子，以接收一或多個電壓的施加。施加在與柵極有關的第一端子的電壓，可控制橫跨與源極電壓有關的第二端子以及與漏極電壓有關的第三端子的電流。

發明內容

本揭露提供一種半導體元件，包含三層堆疊多晶硅結構、一或多個多晶硅基元件、以及層間介電質。三層堆疊多晶硅結構具有第一高度，且設于半導體元件的基材上。三層堆疊多晶硅結構包含浮動柵極層、控制柵極層、以及邏輯多晶硅層。此一或多個多晶硅基元件具有一或多個第二高度，且設于半導體元件的基材上，其中第一高度大于一或多個第二高度。層間介電質位于三層堆疊多晶硅結構與此一或多個多晶硅基元件之間，其中層間介電質延伸于一或多個多晶硅基元件上方。

本揭露提供一種半導體元件，包含第一三層堆疊多晶硅結構、以及一或多個多晶硅基元件。第一三層堆疊多晶硅結構具有第一高度，且設于半導體元件的基材上。第一三層堆疊多晶硅結構包含浮動柵極層、控制柵極層、以及邏輯多晶硅層。此一或多個多晶硅基元件設于半導體元件的基材上，且包含一或多個部分的浮動柵極層、部分的控制柵極層、或部分的邏輯多晶硅層，其中此一或多個多晶硅基元件的一或多個第二高度小于第一高度，且其中一或多個多晶硅基元件位于第一三層堆疊多晶硅結構與第二三層堆疊多晶硅結構之間。

本揭露提供一種半導體元件的制造方法，包含形成三層堆疊多晶硅結構于半導體元件的基材上、形成一或多個多晶硅基元件于半導體元件的基材上，其中三層堆疊多晶硅結構具有第一高度，第一高度大于一或多個多晶硅基元件的一或多個第二高度、以及對半導體元件進行化學機械研磨操作，其中進行化學機械研磨操作包含使用三層堆疊多晶硅結構作為化學機械研磨操作的終止層。

附圖說明

下列詳細的描述配合附圖閱讀可使本揭露的各方面獲得最佳的理解。需注意的是，依照業界的標準實務，許多特征并未按比例繪示。事實上，可任意增加或減少各特征的尺寸以使討論清楚。

圖1是可實施在此描述的系統及/或方法的例示環境的示意圖；

圖2A至圖2C是在此描述的半導體元件的例子的示意圖；

圖3A至圖3H是在此描述的例示實施方式的示意圖；

圖4A至圖4F是在此描述的例示半導體結構的示意圖；

圖5A至圖5G是在此描述的例示三層堆疊多晶硅結構的示意圖；

圖6是圖1的一或多個設備的例示組件的示意圖；

圖7是如在此描述的有關形成半導體元件的例示制程的流程圖。

【符號說明】

100:環境

102:機臺

104:機臺

106:機臺

108:晶圓/晶粒機臺

200:半導體元件

202:基材

204:溝渠隔離材料