[發明專利]半導體結構及半導體結構的制作方法

有效

• 申請號: 202110289527.0
• 申請日: 2021-03-10
• 公開（公告）號: CN113078158B
• 公開（公告）日: 2022-06-14
• 發明（設計）人: 宛偉;王盼;劉洋
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 李建忠;袁禮君

本發明涉及半導體技術領域，提出了一種半導體結構及半導體結構的制作方法。半導體結構包括襯底、柵極介電層、阻擋層以及柵電極，襯底具有溝槽；柵極介電層覆蓋在溝槽的表面；阻擋層覆蓋在柵極介電層的表面，且阻擋層包括突出部和主體部，突出部位于主體部的上方；柵電極位于溝槽中，柵電極包括第一部分和第二部分，第一部分位于第二部分的上方，且第一部分的寬度小于第二部分的寬度；其中，第一部分的上表面高于突出部，第二部分的上表面低于突出部。阻擋層的突出部能夠壓設在柵電極的第二部分上，從而增加襯底與柵電極之間的距離，改善柵極誘導漏極泄漏的問題。

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體結構及半導體結構的制作方法。

背景技術

隨著DRAM(Dynamic Random Access Memory)關鍵尺寸也越來越小，柵極誘導漏極泄漏(GIDL)問題尤為嚴重，影響器件性能。

發明內容

本發明提供一種半導體結構及半導體結構的制作方法，以改善半導體結構的性能。

根據本發明的第一個方面，提供了一種半導體結構，包括：

襯底，襯底具有溝槽；

柵極介電層，柵極介電層覆蓋在溝槽的表面；

阻擋層，阻擋層覆蓋在柵極介電層的表面，且阻擋層包括突出部和主體部，突出部位于主體部的上方；

柵電極，柵電極位于溝槽中，柵電極包括第一部分和第二部分，第一部分位于第二部分的上方，且第一部分的寬度小于第二部分的寬度；

其中，第一部分的上表面高于突出部，第二部分的上表面低于突出部。

可選的，突出部與第二部分的上表面至少部分直接接觸。

可選的，突出部與相鄰的主體部的夾角為90°。

可選的，柵極介電層的頂端與阻擋層的頂端平齊。

可選的，突出部的高度為第一部分高度的1/4～1/2。

可選的，還包括：隔離層，隔離層位于溝槽的側壁上部，并且隔離層的厚度小于柵極介電層和突出部的厚度之和。

可選的，所述隔離層的厚度范圍為3nm～8nm。

可選的，還包括：位于所述襯底上的有源區和隔離結構；多個所述溝槽位于所述有源區上，其中，所述溝槽相對側的所述隔離層的厚度與所述溝槽其他側的厚度不同。

根據本發明的第二個方面，提供一種半導體結構的制作方法，包括：

提供襯底，在襯底中形成溝槽；

在溝槽的表面形成柵極介電層；

在柵極介電層的表面形成阻擋層，阻擋層包括突出部和主體部，突出部位于主體部的上方；

在溝槽內形成柵電極，柵電極包括第一部分和第二部分，第一部分位于第二部分的上方，且第一部分的寬度小于第二部分的寬度；

其中，第一部分的上表面高于突出部，第二部分的上表面低于突出部。

可選的，在溝槽的表面形成柵極介電層之前，還包括：

在溝槽上部的側表面上形成隔離層；

其中，柵極介電層和阻擋層均形成于隔離層的下方，且與隔離層的底端直接接觸。

可選的，在溝槽上部的側表面上形成隔離層，包括：

在溝槽下部形成第一掩膜層；

在溝槽上部的側表面和第一掩膜層的上表面形成初始隔離層；