[發(fā)明專利]一種基于閾值型憶阻器的三值邏輯電路

在審

• 申請?zhí)枺?/td>: 202110278622.0
• 申請日: 2021-03-15
• 公開（公告）號: CN113098491A
• 公開（公告）日: 2021-07-09
• 發(fā)明（設計）人: 林彌;羅文瑤;李路平;王旭亮;陳俊杰;韓琪
• 申請（專利權）人: 杭州電子科技大學
• 主分類號: H03K19/20
• 分類號: H03K19/20
• 代理公司: 浙江永鼎律師事務所 33233
• 代理人: 陸永強

1.一種基于閾值型憶阻器的三值邏輯電路，其特征在于，該電路至少包括第一閾值型憶阻器M_T1、第二閾值型憶阻器M_T2、第三閾值型憶阻器M_T3、第四閾值型憶阻器M_T4、第五閾值型憶阻器M_T5、第六閾值型憶阻器M_T6、第一PMOS晶體管M₁、第二NMOS晶體管M₂、第三PMOS晶體管M₃、第四NMOS晶體管M₄、第五PMOS晶體管M₅、第六NMOS晶體管M₆，通過各個晶體管的導通截止和各個閾值型憶阻器的阻態(tài)特性，實現(xiàn)電路的三值“與非”、“或非”邏輯功能；

其中，所述的A輸入端分別連接第一閾值型憶阻器M_T1的正端、第三閾值型憶阻器M_T3的負端；B輸入端分別連接第二閾值型憶阻器M_T2的正端、第四閾值型憶阻器M_T4的負端；第一閾值型憶阻器M_T1的負端分別連接第二閾值型憶阻器M_T2的負端、第一PMOS晶體管M₁的柵極、第二NMOS晶體管M₂的柵極；第三閾值型憶阻器M_T3的正端分別連接第四閾值型憶阻器M_T4的正端、第三PMOS晶體管M₃的柵極、第四NMOS晶體管M₄的柵極；第五閾值型憶阻器M_T5的負端連接電源1/2V_DD，第五閾值型憶阻器M_T5的正端分別連接第一PMOS晶體管M₁的漏極、第二NMOS晶體管M₂的漏極、第五PMOS晶體管M₅的源極；第六閾值型憶阻器M_T6的負端連接電源1/2V_DD，第六閾值型憶阻器M_T6的正端分別連接第三PMOS晶體管M₃的漏極、第四NMOS晶體管M₄的漏極、第六NMOS晶體管M₆的源極；

所述的第一PMOS晶體管M₁的源極連接電源V_DD；第二NMOS晶體管M₂的源極接地；第三PMOS晶體管M₃的源極連接電源V_DD；第四NMOS晶體管M₄的源極接地；第五PMOS晶體管M₅的柵極連接第六NMOS晶體管M₆的柵極、第一選擇端K；第五PMOS晶體管M₅的漏極連接第六NMOS晶體管M₆的漏極；

第一選擇端K高低電平均有效：當K為高電平時實現(xiàn)“或非”三值邏輯功能；當K為低電平時實現(xiàn)“與非”三值邏輯功能。