[發(fā)明專利]用于超高電壓的半導(dǎo)體器件及其制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202110275845.1
• 申請(qǐng)日: 2021-03-15
• 公開（公告）號(hào): CN114267714A
• 公開（公告）日: 2022-04-01
• 發(fā)明（設(shè)計(jì)）人: 邱奕正;林天聲;林宏洲;陳益民;鐘久華
• 申請(qǐng)（專利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類號(hào): H01L29/06
• 分類號(hào): H01L29/06;H01L29/78
• 代理公司: 南京正聯(lián)知識(shí)產(chǎn)權(quán)代理有限公司 32243
• 代理人: 顧伯興

一種制造半導(dǎo)體器件的方法可包括：提供超高電壓(UHV)組件，所述超高電壓組件包括源極區(qū)及漏極區(qū)；以及在UHV組件的頂表面上形成氧化物層。所述方法可包括：將低電壓端子連接到UHV組件的源極區(qū)；以及將高電壓端子連接到UHV組件的漏極區(qū)。所述方法可包括：在設(shè)置在UHV組件的漏極區(qū)上方的氧化物層的表面上形成屏蔽結(jié)構(gòu)；形成連接到屏蔽結(jié)構(gòu)且連接到高電壓端子的高電壓內(nèi)連線；以及形成連接屏蔽結(jié)構(gòu)與低電壓端子的金屬布線。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施例是有關(guān)于一種用于超高電壓的半導(dǎo)體器件及其制造方法。

背景技術(shù)

半導(dǎo)體材料及設(shè)計(jì)的技術(shù)進(jìn)步已產(chǎn)生幾代半導(dǎo)體器件，其中每一代具有比前一代更小且更復(fù)雜的組件。然而，這些進(jìn)步已增加了處理及制造半導(dǎo)體器件的復(fù)雜性。因此每半導(dǎo)體器件面積的內(nèi)連組件的數(shù)量已增大，同時(shí)可使用制作工藝形成的最小組件的幾何大小已減小。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例提供一種制造半導(dǎo)體器件的方法，所述方法包括提供超高電壓(UHV)組件，超高電壓組件包括源極區(qū)及漏極區(qū)；在超高電壓組件的頂表面上形成氧化物層；將低電壓端子連接到超高電壓組件的源極區(qū)；將高電壓端子連接到超高電壓組件的漏極區(qū)；在設(shè)置在超高電壓組件的漏極區(qū)上方的氧化物層的表面上形成屏蔽結(jié)構(gòu)；形成連接到屏蔽結(jié)構(gòu)且連接到高電壓端子的高電壓內(nèi)連線；以及形成連接屏蔽結(jié)構(gòu)與低電壓端子的金屬布線。

本發(fā)明實(shí)施例提供一種半導(dǎo)體器件，包括襯底、氧化物層、低電壓端子、高電壓端子、屏蔽結(jié)構(gòu)、高電壓內(nèi)連線以及金屬布線。襯底包括源極區(qū)及漏極區(qū)。氧化物層形成在襯底的頂表面上。低電壓端子耦合到襯底的源極區(qū)。高電壓端子耦合到襯底的漏極區(qū)。屏蔽結(jié)構(gòu)形成在設(shè)置在襯底的漏極區(qū)上方的氧化物層的表面上，其中屏蔽結(jié)構(gòu)包括繞組多晶硅線。高電壓內(nèi)連線耦合到屏蔽結(jié)構(gòu)且耦合到高電壓端子。金屬布線將屏蔽結(jié)構(gòu)與低電壓端子耦合。

本發(fā)明實(shí)施例提供一種制造半導(dǎo)體器件的方法，所述方法包括提供包括源極區(qū)及漏極區(qū)的襯底；在襯底的頂表面上形成氧化物層；將低電壓端子連接到襯底的源極區(qū)；將高電壓端子連接到襯底的漏極區(qū)，其中高電壓端子被配置成接收比低電壓端子被配置成接收的電壓大小來得大的電壓大小；在設(shè)置在襯底的漏極區(qū)上方的氧化物層的表面上形成屏蔽結(jié)構(gòu)，其中屏蔽結(jié)構(gòu)包括一條或多條繞組多晶硅線；形成連接到屏蔽結(jié)構(gòu)且連接到高電壓端子的高電壓內(nèi)連線；以及形成連接屏蔽結(jié)構(gòu)與低電壓端子的金屬布線。

附圖說明

結(jié)合附圖閱讀以下詳細(xì)說明，會(huì)最好地理解本公開的各個(gè)方面。應(yīng)注意，根據(jù)本行業(yè)中的標(biāo)準(zhǔn)慣例，各種特征并非按比例繪制。事實(shí)上，為使論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1是其中可實(shí)施本文中闡述的系統(tǒng)和/或方法的示例性環(huán)境的圖；

圖2A到圖2J是在制造本文中闡述的示例性半導(dǎo)體器件中涉及的一個(gè)或多個(gè)示例性操作的圖；

圖3是圖1所示一個(gè)或多個(gè)工具和/或器件的示例性組件的圖；

圖4是提供用于超高電壓(ultra-high voltage，UHV)半導(dǎo)體器件的屏蔽結(jié)構(gòu)的示例性工藝的流程圖；

圖5是本文中所闡述的包括圖2A到圖2J所示示例性半導(dǎo)體器件的示例性電路的圖。

具體實(shí)施方式

以下公開提供用于實(shí)施所提供主題的不同特征的許多不同實(shí)施例或?qū)嵗Ｒ韵玛U述組件及排列的具體實(shí)例以簡(jiǎn)化本公開。當(dāng)然，這些僅為實(shí)例且不旨在進(jìn)行限制。舉例來說，以下說明中將第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征與第二特征被形成為直接接觸的實(shí)施例，且也可包括其中第一特征與第二特征之間可形成有附加特征從而使得所述第一特征與所述第二特征可不直接接觸的實(shí)施例。另外，本公開可能在各種實(shí)例中重復(fù)使用參考編號(hào)和/或字母。這種重復(fù)使用是出于簡(jiǎn)潔及清晰的目的，而不是自身指示所論述的各種實(shí)施例和/或配置之間的關(guān)系。