[發明專利]一種多維數據陣列電路裝置

在審

• 申請號: 202110272318.5
• 申請日: 2021-03-12
• 公開（公告）號: CN113095027A
• 公開（公告）日: 2021-07-09
• 發明（設計）人: 楊旭光
• 申請（專利權）人: 蘇州芯啟微電子科技有限公司
• 主分類號: G06F30/373
• 分類號: G06F30/373
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明提供一種多維數據陣列電路裝置，包括：并行輸入寄存器陣列，多路輸入選擇陣列，以及核心控制器。本發明利用周邊數據的空間規律性，提高了輸入數據的復用性，更好地支持張量數據的并行輸入加速，具有方便設計規模伸縮擴展的特點。

技術領域

本發明屬于計算機硬件、處理器設計領域，數字集成電路設計領域，具體涉及一種可存儲多維數據的陣列電路裝置。

背景技術

人工智能算法由神經元組成算法層，處理張量數據。普遍采用二維卷積、三維卷積、圖網絡計算的方法。計算任務的主要特點為輸入的數據量大、輸入數據具有空間特征信息的耦合性，計算所需的數據往往包括已經計算過的數據，輸入數據往往為從張量格式的數據中以一定空間規律抽取的等等。統稱為數據空間相關性。

本發明充分利用數據空間相關性，能夠降低計算所需數據帶寬，提高計算性能。

發明內容

本發明提供一種多維數據陣列裝置和設計方法，可以組成通用張量處理器，用于人工智能算法的加速處理。

所述電路裝置包括：

由多個并行輸入寄存器組成的陣列排布；

存在由多個并行輸入寄存器組成的寄存器陣列排布；

存在多路選擇器，將寄存器陣列的相鄰寄存器，形成各個維度方向的網格連接；

位于寄存器陣列邊緣的寄存器與其他維度方向相對位置的邊緣寄存器相互連接，在各個維度方向形成閉環。

每個寄存器的輸出借助網格結構連接，連通到多路選擇器輸入端口的其中一路上；

陣列控制器，作用是控制寄存器陣列，多路選擇器的行為。

本發明的效果在于：

1、針對目前新出現的數據維度相關性開發；

2、提高了硬件并行計算單元陣列的實際應用效率；

3、適合在低成本嵌入式ASIC芯片上實現。

附圖說明

圖1為一個2維數據的電路陣列結構圖。

圖2為一個位的寄存器電路結構圖；

附圖標記說明

202 寄存器陣列

2021 并行寄存器。

具體實施方式

本發明的一個實施例中，所需要處理的數據只與當前處理數據的x、y坐標方向的相鄰數據有關，視為2維陣列。如果所需要處理的數據還與前期處理的對應點位數據有關，則視為3維陣列。

下面通過一個2維的實施例具體說明。如圖1所示，一個2維數據的電路陣列結構，圖中由一個個的并行寄存器2021構成寄存器陣列202。

并行寄存器2021與4個方向的相鄰寄存器有輸入連接，這4組輸入經過多路選擇器，由陣列控制器選擇其中一組輸入。

并行寄存器2021由位寄存器并行的組成一定的位寬，適配所需要緩存的數據位寬。圖2所示為一個單獨的位寄存器。它由寄存器、多路選擇器和時鐘門控電路組成。多路選擇器和門控都由陣列控制器控制。在時鐘使能的同時，被選擇的數據將被存入寄存器。

在上述2維的實施例中，每個多路選擇器的輸入編碼都是統一的，比如一律按照“上下左右”來進行輸入編址。在位于陣列邊緣的寄存器與其他相對位置的邊緣寄存器的對應端口相互連接，在各個維度形成閉環。例如在左上定點處，其多路選擇器的“上”輸入來自左下定點的寄存器；其“左”輸入來自右上定點的寄存器。

陣列控制器對陣列的控制模式設計，是依據維度來統一設計的。在上述2維的實施例中，所有的多路選擇器的選擇會被統一選為4個方向中的其中一個輸入。

如果陣列控制器將時鐘連續使能，在陣列控制器的同時控制下，數據在陣列寄存器中形成按照維度、隨著時鐘“流動”的整體掃描功能。