[發(fā)明專利]一種快速鎖定的鎖相環(huán)結(jié)構(gòu)及電子設(shè)備

在審

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• 申請日: 2021-03-12
• 公開（公告）號: CN112953527A
• 公開（公告）日: 2021-06-11
• 發(fā)明（設(shè)計(jì)）人: 劉飛;霍宗亮;葉甜春
• 申請（專利權(quán)）人: 中國科學(xué)院微電子研究所
• 主分類號: H03L7/099
• 分類號: H03L7/099
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 姚璐華

本發(fā)明提供了一種快速鎖定的鎖相環(huán)結(jié)構(gòu)及電子設(shè)備，至少包括：鑒頻鑒相器和電荷泵；鑒頻鑒相器用于接收輸入信號和反饋信號，且依據(jù)輸入信號和反饋信號，生成第一至第四輸出信號；電荷泵包括第一充放電單元和第二充放電單元；其中，所述第一輸出信號用于控制所述第一充放電單元的充電狀態(tài)；所述第二輸出信號用于控制所述第一充放電單元的放電狀態(tài)；所述第三輸出信號用于控制所述第二充放電單元的充電狀態(tài)；所述第四輸出信號用于控制所述第二充放電單元的放電狀態(tài)。也就是說，通過鑒頻鑒相器控制兩個充放電單元的充電狀態(tài)，可以極大程度的提高充電速度，進(jìn)而縮短充電時間，進(jìn)而有效減少鎖相環(huán)結(jié)構(gòu)的鎖定時間，實(shí)現(xiàn)了鎖相環(huán)結(jié)構(gòu)的快速鎖定。

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)字電路技術(shù)領(lǐng)域，更具體地說，涉及一種快速鎖定的鎖相環(huán)結(jié)構(gòu)及電子設(shè)備。

背景技術(shù)

鎖相環(huán)(Phase Locked Loop，簡稱PLL)是一種利用相位同步產(chǎn)生的電壓，去調(diào)諧壓控振蕩器以產(chǎn)生目標(biāo)頻率的負(fù)反饋控制系統(tǒng)。

鎖相環(huán)結(jié)構(gòu)在數(shù)字電路中主要用于實(shí)現(xiàn)時鐘產(chǎn)生、倍頻、時鐘偏斜消除等功能，在通信系統(tǒng)中主要用于實(shí)現(xiàn)頻率綜合和本振信號傳輸?shù)裙δ堋?/p>

但是，目前鎖相環(huán)結(jié)構(gòu)無法實(shí)現(xiàn)快速鎖定。

發(fā)明內(nèi)容

有鑒于此，為解決上述問題，本發(fā)明提供一種快速鎖定的鎖相環(huán)結(jié)構(gòu)及電子設(shè)備，技術(shù)方案如下：

一種快速鎖定的鎖相環(huán)結(jié)構(gòu)，所述鎖相環(huán)結(jié)構(gòu)至少包括：鑒頻鑒相器和電荷泵；

所述鑒頻鑒相器用于接收輸入信號和反饋信號，且依據(jù)所述輸入信號和所述反饋信號，生成第一至第四輸出信號；

所述電荷泵包括第一充放電單元和第二充放電單元；

其中，所述第一輸出信號用于控制所述第一充放電單元的充電狀態(tài)；所述第二輸出信號用于控制所述第一充放電單元的放電狀態(tài)；所述第三輸出信號用于控制所述第二充放電單元的充電狀態(tài)；所述第四輸出信號用于控制所述第二充放電單元的放電狀態(tài)。

優(yōu)選的，在上述鎖相環(huán)結(jié)構(gòu)中，所述第一輸出信號的脈沖寬度大于所述第三輸出信號的脈沖寬度；

所述第二輸出信號的脈沖寬度大于所述第四輸出信號的脈沖寬度。

優(yōu)選的，在上述鎖相環(huán)結(jié)構(gòu)中，所述鑒頻鑒相器包括：第一至第四D觸發(fā)器、第一至第三時間延遲單元、以及與門模塊；

所述第一D觸發(fā)器的電壓端、所述第二D觸發(fā)器的電壓端、所述第三D觸發(fā)器的電壓端、以及所述第四D觸發(fā)器的電壓端分別與第一電壓輸入端連接；

所述第一D觸發(fā)器的信號接收端接收所述輸入信號；所述第三D觸發(fā)器的信號接收端通過所述第一時間延遲單元接收所述輸入信號；

所述第二D觸發(fā)器的信號接收端接收所述反饋信號；所述第四D觸發(fā)器的信號接收端通過所述第二時間延遲單元接收所述反饋信號；

所述第一D觸發(fā)器的輸出端用于輸出所述第一輸出信號；所述第二D觸發(fā)器的輸出端用于輸出所述第二輸出信號；所述第三D觸發(fā)器的輸出端用于輸出所述第三輸出信號；所述第四D觸發(fā)器的輸出端用于輸出所述第四輸出信號；

所述與門模塊的第一輸入端與所述第一D觸發(fā)器的輸出端連接，所述與門模塊的第二輸入端與所述第二D觸發(fā)器的輸出端連接；

所述與門模塊的輸出端分別與所述第三D觸發(fā)器以及所述第四D觸發(fā)器的復(fù)位端連接；

所述與門模塊的輸出端還通過所述第三時間延遲單元分別與所述第一D觸發(fā)器以及所述第二D觸發(fā)器的復(fù)位端連接。

優(yōu)選的，在上述鎖相環(huán)結(jié)構(gòu)中，所述第一至第三時間延遲單元為偶數(shù)級反相器鏈。

優(yōu)選的，在上述鎖相環(huán)結(jié)構(gòu)中，所述第一至第三時間延遲單元為RC延遲電路。