[發明專利]一種基于FPGA的減少BUFG資源的實時傳輸實現系統及方法

有效

• 申請號: 202110264459.2
• 申請日: 2021-03-11
• 公開（公告）號: CN112948309B
• 公開（公告）日: 2023-05-16
• 發明（設計）人: 賈云飛;石林艷;周鶴
• 申請（專利權）人: 上海微波設備研究所（中國電子科技集團公司第五十一研究所）
• 主分類號: G06F13/42
• 分類號: G06F13/42;G06F13/40
• 代理公司: 上海段和段律師事務所 31334
• 代理人: 李佳俊;郭國中

1.一種基于FPGA的減少BUFG資源的實時傳輸實現系統，其特征在于，包括主控模塊和輔助模塊，所述主控模塊與輔助模塊相連接；

所述主控模塊包括高速采集板、信號處理板和時序控制板，所述高速采集板與信號處理板相連接，所述信號處理板與時序控制板相連接；

所述輔助模塊包括電源模塊、板卡和機箱背板；所述機箱背板上設置有數據外部接口、同步時鐘接口和射頻時鐘接口，所述輔助模塊上設置有檢測板，所述檢測板包括第一匯總芯片、第二匯總芯片、第三匯總芯片和第四匯總芯片，所述第四匯總芯片產生BUFG超標問題；

所述BUFG超標采用GTH高速數據傳輸與LVDS低速數據傳輸結合，使用高低配的方案；

所述LVDS低速數據傳輸包括如下步驟：

步驟S1：參數設置，接口模板采用custom模式，數據位寬采用固定模式；外部輸入數據為20位，外部輸出數據為4位，差分LVDS模式傳輸，串化因子為5；時鐘采用內部輸入模式；工作模式采用單工輸入模式和單工輸出模式；內部延時采用內部無時鐘延遲和數據延遲；

步驟S2：發送模塊設計，發送模塊采用SELECTIO的IPCORE進行傳輸，采用數據總量守恒的原則，雙時鐘匹配傳輸的方法，大位寬輸入數據用低頻時鐘作為伴隨時鐘，小位寬輸出數據用高頻時鐘作為伴隨時鐘，并采用低頻時鐘；每1萬個數據插入一個包頭，包頭設置為20位16進制數據ABCDE；高頻時鐘發送LVDS數據的方式傳輸，并用在線邏輯分析儀監控低頻發送數據和包頭；

步驟S3：接收模塊設計，接收模塊采用SELECTIO的IPCORE進行傳輸，采用數據總量守恒的原則，雙時鐘匹配傳輸的方法，大位寬輸入數據用低頻時鐘作為伴隨時鐘，小位寬輸出數據用高頻時鐘作為伴隨時鐘，并采用高頻時鐘，接收LVDS傳輸過來的數據，轉換成低頻時鐘的大位寬數據，并用在線邏輯分析儀監控接收數據；

步驟S4：對接收結果進行校正，通過4位bitslip來調節比特對齊，使用一個狀態機，在第一個狀態檢測包頭ABCDE，檢測到包頭，跳到第三個狀態，等待下一個包頭；連續10萬個點檢測不到包頭，跳到第一個狀態重新檢測；第一個狀態檢測不到包頭，等到1萬個點后，跳到第二個狀態，bitslip設置為1，也就是4個1，經過一個節拍之后置0，同時經過四個節拍等待之后，跳到第一個狀態重新檢測包頭，檢測完成，恢復正常；包頭不對，繼續檢測。

2.根據權利要求1所述的一種基于FPGA的減少BUFG資源的實時傳輸實現系統，其特征在于，所述BUFG超標采用不同時鐘域下和相同時鐘域下BUFG合并。

3.根據權利要求1所述的一種基于FPGA的減少BUFG資源的實時傳輸實現系統，其特征在于，所述LVDS低速數據傳輸采用有限狀態機的方式和定時收發包頭和控制LVDS接收數據BITSLIP移位操作結合的方法。

4.一種基于FPGA的減少BUFG資源的實時傳輸實現方法，其特征在于，所述方法包括如權利要求1-3中任一項的一種基于FPGA的減少BUFG資源的實時傳輸實現系統，所述方法包括如下步驟：

步驟1：設置參數，采用GTH為AURORA協議，采用64B/66B編碼模式，每個AURORA的IPCORE采用4路傳輸；

步驟2：設置約束命令，采用指望表約束；

步驟3：判斷是否是同一個時鐘的BUFG合并還是不同時鐘下的BUFG合并；

步驟4：在同一個外部輸入的差分時鐘下，使用同一個DRP時鐘，將INIT時鐘傳遞到第二個IPCORE，復位信號以及其他信號也隨之傳遞到第二個IPCORE；

步驟5：在不同外部輸入的差分時鐘下，不同WRAPPER的模式下，使用同一個DRP時鐘和INIT時鐘合并BUFG的傳輸方案。

5.根據權利要求4所述的一種基于FPGA的減少BUFG資源的實時傳輸實現方法，其特征在于，所述步驟2中的約束命令包括常用約束命令和特殊約束命令；常用約束命令是指時鐘頻率約束、位置約束、電平約束；采用ILA抓取的數據被綜合掉問題，要用特殊命令mark_debug約束網表。

6.根據權利要求4所述的一種基于FPGA的減少BUFG資源的實時傳輸實現方法，其特征在于，所述步驟4的輸出信號是獨立的，IPCORE提供了共享邏輯選項，使多組IPCORE共用一個BUFG。