[發明專利]時鐘占空比校準電路

在審

• 申請號: 202110260713.1
• 申請日: 2021-03-10
• 公開（公告）號: CN113014233A
• 公開（公告）日: 2021-06-22
• 發明（設計）人: 李芹;車大志
• 申請（專利權）人: 蘇州芯捷聯電子有限公司
• 主分類號: H03K5/156
• 分類號: H03K5/156
• 代理公司: 上海領譽知識產權代理有限公司 31383
• 代理人: 車超平

1.一種時鐘占空比校準電路，其特征在于，包括：

占空比調整電路，用于基于數字控制邏輯電路確定的控制字調整輸入時鐘信號的占空比；

占空比檢測電路，與所述占空比調整電路的輸出端相連接，用于檢測調整完的時鐘占空比的大小；

所述數字控制邏輯電路，分別與所述占空比檢測電路以及所述占空比調整電路相連接，用于根據所述調整完的時鐘占空比的大小確定控制字，其中，所述控制字用于指示所述占空比調整電路調整所述輸入時鐘信號的占空比。

2.根據權利要求1所述的時鐘占空比校準電路，其特征在于，所述占空比調整電路包括：

粗調電路和精調電路，其中，所述精調電路的輸入端與所述粗調電路的輸出端相連接。

3.根據權利要求2所述的時鐘占空比校準電路，其特征在于，所述粗調電路包括：

上升沿檢測器、下降沿檢測器、數字延遲控制線以及復位電路；

其中，復位時，所述粗調電路的輸出端由復位信號控制NMOS管連接到地，輸出低電平，經所述數字延遲控制線傳輸，低電平關斷所述下降沿檢測器中下拉的第二個NMOS管，同時復位信號通過選擇器將VDD置于所述上升沿檢測器中上拉的第一個PMOS管柵極，關斷上拉通路；

開始工作時，在輸入時鐘信號的上升沿到來后，經過不同的反相器延時，所述上升沿檢測器中上拉的兩個PMOS管會出現短暫的同時開啟，所述輸出端被充電到VDD；所述輸出端的高電平通過所述數字延遲控制線和反相器，傳輸到所述下降沿檢測器中下拉的兩個NMOS管，所述下拉的兩個NMOS管會出現短暫的同時開啟，所述輸出端被放電到GND。

4.根據權利要求2所述的時鐘占空比校準電路，其特征在于，所述精調電路包括：

連續兩級的上拉下拉強度調整級和時鐘輸出緩沖器；

其中，通過控制上拉PMOS和下拉NMOS管的柵極電壓，改變MOS管的上下拉能力，增加或減少邊沿的上升和下降速度，以調整所述輸入時鐘信號的占空比。

5.根據權利要求2所述的時鐘占空比校準電路，其特征在于，所述占空比檢測電路包括：

轉換電路，低通濾波器以及比較器；

其中，第一次比較，所述輸入時鐘信號的正端作為所述轉換電路的正端輸出，所述輸入時鐘信號的負端作為所述轉換電路的負端輸出，通過所述低通濾波器，分別得到差分時鐘的共模電平，再分別作為所述比較器的正負兩端的輸入，根據所述比較器正端的輸出判斷所述輸入時鐘信號的占空比的大小；

第二次比較，所述輸入時鐘信號的正端作為所述轉換電路的負端輸出，所述輸入時鐘信號的負端作為所述轉換電路的正端輸出，通過所述低通濾波器，分別得到差分時鐘的共模電平，再分別作為所述比較器的正負兩端的輸入，根據所述比較器負端的輸出判斷所述輸入時鐘信號的占空比的大小。

6.根據權利要求5所述的時鐘占空比校準電路，其特征在于，所述數字控制邏輯電路用于：

根據所述占空比檢測電路第一次比較得到的結果，確定第一份控制字；根據所述占空比檢測電路第二次比較得到的結果，確定第二份控制字；將所述第一份控制字與所述第二份控制字進行求均值，并將所述均值作為所述數字控制邏輯電路確定的控制字。

7.根據權利要求6所述的時鐘占空比校準電路，其特征在于，所述數字控制邏輯電路確定的控制字包括：所述粗調電路中的數字延遲控制線的控制字和所述精調電路中的上下拉電平的控制字。

8.根據權利要求7所述的時鐘占空比校準電路，其特征在于，所述時鐘占空比校準電路還包括：

數模轉換器，分別與所述數字控制邏輯電路以及所述占空比調整電路相連接，用于將所述精調電路中的上下拉電平的控制字轉變成所述精調電路中的上下拉MOS管柵極控制電壓。