[發(fā)明專利]基于相關(guān)性和高斯過程回歸的設(shè)計(jì)空間參數(shù)遷移學(xué)習(xí)方法

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• 申請(qǐng)?zhí)枺?/td>: 202110259020.0
• 申請(qǐng)日: 2021-03-10
• 公開（公告）號(hào): CN112836394A
• 公開（公告）日: 2021-05-25
• 發(fā)明（設(shè)計(jì)）人: 張萌;張崢;張倩茹;胡突傳
• 申請(qǐng)（專利權(quán)）人: 東南大學(xué)
• 主分類號(hào): G06F30/20
• 分類號(hào): G06F30/20;G06F17/18
• 代理公司: 南京瑞弘專利商標(biāo)事務(wù)所(普通合伙) 32249
• 代理人: 沈廉

本發(fā)明公開了基于相關(guān)性和高斯過程回歸的設(shè)計(jì)空間參數(shù)遷移學(xué)習(xí)方法，包括：(1)合理地將相關(guān)性算法融入到不同工藝下的設(shè)計(jì)空間探索中，關(guān)聯(lián)不同工藝下的評(píng)估目標(biāo)的相關(guān)性；使得在先進(jìn)工藝下的設(shè)計(jì)空間探索的時(shí)間大大減小，并且通過以前工藝下的最優(yōu)化設(shè)計(jì)有效的找到先進(jìn)工藝下的最優(yōu)化設(shè)計(jì)。(2)利用高斯過程回歸的輸出為高斯過程的均值和方差的優(yōu)點(diǎn)，用具有相關(guān)性的各個(gè)工藝下的數(shù)據(jù)來擬合高斯過程，并可以有效地輸出先進(jìn)工藝下的設(shè)計(jì)參數(shù)的概率分布。(3)通過湯普森采樣獲得表現(xiàn)最優(yōu)的設(shè)計(jì)參數(shù)，良好平衡多目標(biāo)的最佳設(shè)計(jì)參數(shù)。本發(fā)明將此技術(shù)應(yīng)用到EDA流程中，可以大大縮短尋找最優(yōu)化設(shè)計(jì)的時(shí)間，并且能夠有效的權(quán)衡各個(gè)目標(biāo)。

技術(shù)領(lǐng)域

本發(fā)明涉及一種設(shè)計(jì)空間探索技術(shù)，具體為基于相關(guān)性和高斯過程回歸的設(shè)計(jì)空間參數(shù)遷移學(xué)習(xí)，屬于EDA設(shè)計(jì)技術(shù)領(lǐng)域。

背景技術(shù)

隨著半導(dǎo)體工藝的發(fā)展和工藝結(jié)點(diǎn)的不斷減少，越來越多的器件或者邏輯門被集成到一顆芯片上。根據(jù)摩爾定律，如圖1所示，到2020年，一顆芯片將最多可集成百億級(jí)晶體管。如此具有數(shù)量龐大晶體管的集成電路給集成電路電子設(shè)計(jì)自動(dòng)化(Electronic DesignAutomation，EDA)帶來巨大的挑戰(zhàn)。

集成電路自動(dòng)化設(shè)計(jì)主要分為前端設(shè)計(jì)，邏輯綜合，物理設(shè)計(jì)和驗(yàn)證。邏輯綜合和物理設(shè)計(jì)過程中需要工程師指定或者嘗試各種約束和策略來滿足設(shè)計(jì)需求。在超大規(guī)模集成電路中，擁有億門級(jí)以上的電路在使用現(xiàn)有集成電路EDA工具非常耗時(shí)，邏輯綜合和物理設(shè)計(jì)的設(shè)計(jì)空間非常龐大，以至于無法在該設(shè)計(jì)空間中遍歷所有的設(shè)計(jì)點(diǎn)。針對(duì)此問題，采用基于Copula的設(shè)計(jì)空間參數(shù)遷移學(xué)習(xí)，大大減少仿真的時(shí)間以及參數(shù)的設(shè)計(jì)空間大小，在此基礎(chǔ)上即可快速找到全局最優(yōu)化設(shè)計(jì)。

設(shè)計(jì)空間探索有多種傳統(tǒng)方法，包括基于離線模型優(yōu)化、基于仿真的優(yōu)化和貝葉斯優(yōu)化。基于離線模型優(yōu)化方法是根據(jù)歷史數(shù)據(jù)進(jìn)行回歸，根據(jù)歷史數(shù)據(jù)來預(yù)測估計(jì)值，該方法不能保證數(shù)據(jù)的準(zhǔn)確性。基于仿真優(yōu)化方法將性能視為黑盒功能，采用元啟發(fā)式方法，如遺傳算法等，該方法收斂緩慢，優(yōu)化時(shí)間較長。貝葉斯優(yōu)化通過選擇采集函數(shù)中性能最差的點(diǎn)，并對(duì)此點(diǎn)進(jìn)行仿真獲取目標(biāo)真實(shí)值，并更新數(shù)據(jù)集和統(tǒng)計(jì)模型，將該最差的點(diǎn)進(jìn)行優(yōu)化；經(jīng)過多次迭代，統(tǒng)計(jì)模型可以統(tǒng)計(jì)出參數(shù)和目標(biāo)之間的非線性關(guān)系，EDA中，設(shè)計(jì)空間大，且仿真次數(shù)多，耗時(shí)嚴(yán)重，最終的優(yōu)化時(shí)間較長。

文獻(xiàn)[1]中將系統(tǒng)的概率模型分解為分層組件，并使用該模型提高此設(shè)計(jì)空間探索問題的優(yōu)化速度。隨著人們對(duì)高層次綜合(HLS)的興趣日益濃厚，文獻(xiàn)[2-4]考慮如何對(duì)這種硬件生成器的行為進(jìn)行建模來加速探索復(fù)雜的設(shè)計(jì)空間。帕累托最優(yōu)邊界為設(shè)計(jì)師提供了一系列好的折衷點(diǎn)，為了獲得更準(zhǔn)確的值，文獻(xiàn)[5-6]考慮了基于模型的設(shè)計(jì)空間抽樣，以構(gòu)造帕累托最優(yōu)設(shè)計(jì)集。

[1]Lo C,Chow P.Hierarchical Modelling of Generators in Design-SpaceExploration.2020 IEEE 28th Annual International Symposium on Field-Programmable Custom Computing Machines(FCCM).May 2020:186-194.

[2]S.Liu,F.C.Lau and B.C.Schafer,Accelerating FPGA Prototypingthrough Predictive Model-Based HLS Design Space Exploration,2019 56th ACM/IEEE Design Automation Conference(DAC),Las Vegas,NV,USA,2019,pp.1-6.