[發明專利]半導體結構及其形成方法

在審

• 申請號: 202110254876.9
• 申請日: 2021-03-09
• 公開（公告）號: CN115050821A
• 公開（公告）日: 2022-09-13
• 發明（設計）人: 鄭二虎
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L29/417;H01L29/78;H01L21/28;H01L21/336
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜

一種半導體結構及其形成方法，形成方法包括：提供基底，基底上形成有柵極結構，柵極結構兩側的基底中形成有源漏摻雜層，柵極結構側壁上形成有刻蝕停止層；在靠近柵極結構頂部的位置處，對位于柵極結構側壁的部分高度的刻蝕停止層進行改性處理，形成犧牲層，犧牲層的耐刻蝕度小于刻蝕停止層；在相鄰犧牲層之間形成源漏插塞，并與源漏摻雜層電連接；去除犧牲層，形成由柵極結構側壁、剩余刻蝕停止層和源漏插塞圍成的溝槽；在柵極結構頂部形成密封層，密封層還密封所述溝槽的頂部，形成由柵極結構、源漏插塞、剩余刻蝕停止層和密封層圍成的空氣隙側墻。本發明節約側墻所占據的空間，易于在相鄰柵極結構的間距不斷縮小的發展趨勢下形成空氣隙側墻。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著集成電路的集成度越來越高，半導體工藝的技術節點也越來越小，使得相鄰器件之間的距離越來越小。同一芯片上，不同晶體管之間的柵極結構之間的距離越來越小，會導致相鄰柵極結構之間的寄生電容值越來越大，所述寄生電容會導致柵極結構之間的電容耦合上升，從而增加能量消耗并提高電阻-電容(RC)時間常數，影響芯片的運行速度，還會對芯片上的器件的可靠性產生嚴重的影響。

現有技術中，通常采用低K材料在柵極結構側壁表面形成側墻，以降低相鄰柵極結構之間的寄生電容，從而提高晶體管的性能。

隨著柵極結構之間間距尺寸的進一步減小，現有技術在柵極結構兩側形成低K側墻的難度也逐漸提高，同時，傳統低K材料形成的側墻無法進一步降低介電常數，采用現有技術的方法對寄生電容的改善效果有限，晶體管的性能還有待進一步的提高。

目前，通過對柵極結構側壁的側墻引入空氣隙來進一步降低側墻的介電常數。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，提高半導體結構的性能。

為解決上述問題，本發明實施例提供一種半導體結構，包括：基底；柵極結構，位于所述基底上；源漏摻雜層，位于所述柵極結構兩側的所述基底中；源漏插塞，位于所述源漏摻雜層上；刻蝕停止層，位于所述源漏插塞與相鄰柵極結構之間，且所述刻蝕停止層覆蓋靠近所述柵極結構底部位置處的所述柵極結構的部分側壁；密封層，位于所述柵極結構上，所述密封層還密封由所述柵極結構側壁、刻蝕停止層和源漏插塞圍成的溝槽的頂部；空氣隙側墻，位于所述柵極結構的側壁和源漏插塞之間，且所述空氣隙側墻由所述柵極結構、與所述柵極結構相鄰的源漏插塞、所述刻蝕停止層、以及所述密封層圍成。

相應的，本發明實施例還提供一種半導體結構的形成方法，包括：提供基底，所述基底上形成有柵極結構，所述柵極結構兩側的基底中形成有源漏摻雜層，所述柵極結構的側壁上形成有刻蝕停止層，所述刻蝕停止層還延伸覆蓋所述源漏摻雜層的頂部；在靠近所述柵極結構頂部的位置處，對位于所述柵極結構側壁的部分高度的所述刻蝕停止層進行改性處理，形成犧牲層，其中，所述犧牲層的耐刻蝕度小于所述刻蝕停止層；在相鄰所述犧牲層之間形成源漏插塞，所述源漏插塞貫穿所述源漏摻雜層頂部的刻蝕停止層，并與所述源漏摻雜層電連接；去除所述犧牲層，形成由所述柵極結構側壁、剩余刻蝕停止層和源漏插塞圍成的溝槽；在所述柵極結構頂部形成密封層，所述密封層還密封所述溝槽的頂部，形成由所述柵極結構、源漏插塞、剩余刻蝕停止層和密封層圍成的空氣隙側墻。

與現有技術相比，本發明實施例的技術方案具有以下優點：