[發明專利]基于FPGA的實對稱矩陣特征值分解的數據存儲方法

有效

• 申請號: 202110246334.7
• 申請日: 2021-03-05
• 公開（公告）號: CN112632465B
• 公開（公告）日: 2021-06-01
• 發明（設計）人: 胡塘;盧昊
• 申請（專利權）人: 之江實驗室
• 主分類號: G06F17/16
• 分類號: G06F17/16
• 代理公司: 杭州求是專利事務所有限公司 33200
• 代理人: 賈玉霞

本發明公開一種基于FPGA的實對稱矩陣特征值分解的數據存儲方法，該方法充分利用上三角結構陣列從上到下每行存儲的數據個數線性遞減，存在接近一半的存儲空閑，采用RAM互補存儲結構替代常見的乒乓結構，將空閑存儲充分利用，從而實現了節省接近原來一半的RAM存儲資源的效果。此外，將每行元素的尋址地址從右往左排序以取代通常的從左至右排序，保留了原有實對稱矩陣的行列交換規律，利于上三角陣列結構經Jacobi旋轉計算后行列數據交換規律的數字電路實現。本發明對于大尺寸矩陣的特征值分解，可以降低外部DDR的訪存次數，甚至將整體算法完全部署到FPGA內部實現，從而顯著提高實對稱矩陣特征值分解的效率。

技術領域

本發明涉及信號處理領域，具體涉及一種基于FPGA的實對稱矩陣特征值分解的數據存儲方法。

背景技術

實對稱矩陣特征值分解在無線通信、深度學習、圖像壓縮等領域得到了廣泛應用，由于矩陣特征值分解過程存在大量的數值計算和數據交換，計算過程需要多輪循環迭代，提升實對稱矩陣特征值分解的性能面臨巨大挑戰。基于FPGA芯片和Jacobi算法實現的實對稱矩陣特征值分解目前正成為一項研究熱點，該方法結合了FPGA和Jacobi高度并行的優點，可以用來提升特征值分解的效率。對于實對稱矩陣，目前通用的做法是通過上三角陣列結構來節省接近一半的輸入數據存儲，為了提高并行性，RAM存儲資源一般會采用乒乓結構以獲得并行流水性能。然而，隨著輸入的矩陣尺寸的增大，計算過程所需的RAM也隨之成倍增加，當FPGA內部的RAM不夠使用時，只能借助于FPGA外部的RAM資源，這就導致FPGA與外部存儲之間需要不斷的來回搬移中間計算結果，由此造成數據的碎片化，導致整體計算效率較低，實時性變差，同時也對外部存儲接口的帶寬提出了苛刻要求。

申請號為CN2019102853514的專利提及了基于FPGA的并行Jacobi計算加速實現方法，主要靠通過優化內部CORDIC電路的計算周期來提高并行流水能力，實現加速。該方法是基于輸入的數據是持續提供的，如果輸入數據出現停滯，例如，隨著輸入矩陣尺寸的增加，FPGA內部RAM存儲資源出現不足，流水線性能就會受到嚴重影響。

申請號CN2019105040347的專利提及了通過在迭代過程中改變陣列結構內部處理單元中的輸入輸出數據的順序，提高了迭代運算的效率，更側重于調度順序的優化上，在數據存儲設計方面，則并沒有提及。

因此，在基于FPGA的實對稱矩陣特征值分解應用中，如何設計出一套高效的數據儲存設計方法，將有助于提升特征值分解的效率，加速整體實時性能，同時減輕對外部存儲接口的帶寬需求。

發明內容

針對現有技術的不足，本發明提出基于FPGA的實對稱矩陣特征值分解的數據存儲方法，該方法根據實對稱矩陣簡化后的上三角陣列，按照從上到下每行分配一塊RAM存儲，每塊RAM存儲根據所在的行分為奇數行或偶數行，充分利用上三角結構陣列從上到下每行存儲的數據個數線性遞減，存在接近一半的存儲空閑，采用RAM互補存儲結構替代常見的乒乓結構，將空閑存儲充分利用，從而實現了節省接近原來一半的RAM存儲資源的效果。此外，將每行元素的尋址地址從右往左排序以取代通常的從左至右排序，保留了原有實對稱矩陣的行列交換規律，利于上三角陣列結構經Jacobi旋轉計算后，行列數據交換規律的數字電路實現。

本發明的目的通過如下的技術方案來實現：

一種基于FPGA的實對稱矩陣特征值分解的數據存儲方法，其特征在于，所述實對稱矩陣為2N行×2N列；所述FPGA準備2N+1塊RAM，RAM編號為i，i∈0~2N，RAM內地址編號為j，j∈0~2N-1；所述的數據存儲包括實對稱矩陣的寫入存儲、上三角陣列結構經雙邊Jacobi變換后的數據存儲；

所述實對稱矩陣的寫入存儲具體包括如下步驟：

（1）將所述實對稱矩陣轉換為上三角陣列結構，整個陣列結構共有N(2N+1)個元素，根據并行雙邊Jacobi算法，每個處理單元為一個2×2的子矩陣，整個上三角陣列結構包含N(N+1)/2個處理單元；