[發明專利]輸入/輸出電路

有效

• 申請號: 202110232522.4
• 申請日: 2021-03-03
• 公開（公告）號: CN112596570B
• 公開（公告）日: 2021-04-30
• 發明（設計）人: 夏佳圓;陳督;劉云卿;劉強;吳忠潔
• 申請（專利權）人: 上海靈動微電子股份有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56;H03K17/16
• 代理公司: 上海一平知識產權代理有限公司 31266
• 代理人: 吳珊;成春榮

1.一種輸入/輸出電路，其特征在于，包括：

輸出級，所述輸出級包括第一至第二PMOS晶體管和第一NMOS晶體管，所述第一PMOS晶體管的漏極連接電源端，所述第一PMOS晶體管的源極連接所述第二PMOS晶體管的源極，所述第一PMOS晶體管的柵極和所述第二PMOS晶體管的柵極相連，所述第二PMOS晶體管的漏極連接輸入/輸出引腳；所述第一NMOS晶體管的漏極連接所述輸入/輸出引腳，源極連接地端，其中，所述第一PMOS晶體管包括由漏極指向源極的第一寄生二極管，所述第二PMOS晶體管包括由漏極指向源極的第二寄生二極管，所述第一寄生二極管與所述第二寄生二極管的極性相反；

第一二極管，所述第一二極管的正極連接地端，負極連接所述輸入/輸出引腳；

第二二極管，所述第二二極管的正極連接所述輸入/輸出引腳；以及

穩壓二極管，所述穩壓二極管的正極連接地端，負極連接所述第二二極管的負極。

2.根據權利要求1所述的輸入/輸出電路，其特征在于，還包括：輸入級，所述輸入級包括第三至第四PMOS晶體管和第二至第三NMOS晶體管，所述第三PMOS晶體管的柵極和所述第二NMOS晶體管的柵極均連接所述輸入/輸出引腳，所述第三和第四PMOS晶體管的源極連接電源端，所述第二和第三NMOS晶體管的源極連接地端，所述第三PMOS晶體管和所述第二NMOS晶體管的漏極相連，所述第四PMOS晶體管和所述第三NMOS晶體管的柵極均連接所述第三PMOS晶體管和第二NMOS晶體管的漏極，所述第四PMOS晶體管和所述第三NMOS晶體管的漏極相連。

3.根據權利要求2所述的輸入/輸出電路，其特征在于，所述第四PMOS晶體管和所述第三NMOS晶體管的漏極均連接施密特觸發器和傳輸門，所述施密特觸發器和所述傳輸門各自連接模擬/數字輸入選擇信號，并且，當所述模擬/數字輸入選擇信號使能所述施密特觸發器時，所述施密特觸發器輸出數字信號，當所述模擬/數字輸入選擇信號使能所述傳輸門時，所述傳輸門輸出模擬信號。

4.根據權利要求1所述的輸入/輸出電路，其特征在于，所述第一和所述第二PMOS晶體管的柵極連接第一與非門的輸出端，所述第一NMOS晶體管的柵極連接第一與門的輸出端；所述第一與非門和所述第一與門的兩個輸入端均各自連接多路選擇器的輸出端和輸出使能信號，所述多路選擇器連接通用模塊輸出和復用功能模塊輸出，所述第一與非門的另一輸入端連接開漏輸出使能信號，用于選擇推挽輸出模式或開漏輸出模式。

5.根據權利要求4所述的輸入/輸出電路，其特征在于，還包括：第二與門、第三與門、第二與非門、第五PMOS晶體管、第四NMOS晶體管、上拉電阻和下拉電阻，其中：

所述第二與門的輸入端連接所述輸出使能信號和上拉輸入和下拉輸入使能信號，輸出端連接所述第三與門的一個輸入端和所述第二與非門的一個輸入端，所述第三與門的另一個輸入端和所述第二與非門的另一個輸入端連接所述通用模塊輸出，所述第三與門的輸出端連接所述第四NMOS晶體管的柵極，所述第二與非門的輸出端連接所述第五PMOS晶體管的柵極，所述第五PMOS晶體管的源極連接電源端，所述第四NMOS晶體管的源極連接地端，所述第五PMOS晶體管的漏極連接所述上拉電阻的一端，所述第四NMOS晶體管的漏極連接所述下拉電阻的一端，所述上拉電阻和所述下拉電阻的另一端均連接所述輸入/輸出引腳。

6.根據權利要求1所述的輸入/輸出電路，其特征在于，所述第一二極管的閾值電壓為0.3V。

7.根據權利要求1所述的輸入/輸出電路，其特征在于，所述第二二極管的閾值電壓為0.3V。

8.根據權利要求1所述的輸入/輸出電路，其特征在于，所述穩壓二極管的反向擊穿電壓為3.3V。

9.根據權利要求1所述的輸入/輸出電路，其特征在于，所述第一寄生二極管的正極連接所述電源端，負極連接所述第二PMOS晶體管的源極。

10.根據權利要求1所述的輸入/輸出電路，其特征在于，所述第二寄生二極管的正極連接所述輸入/輸出引腳，負極連接所述第一PMOS晶體管的源極。