[發(fā)明專利]存算一體處理器、處理系統(tǒng)以及算法模型的部署方法

在審

• 申請?zhí)枺?/td>: 202110231930.8
• 申請日: 2021-03-02
• 公開（公告）號: CN112836814A
• 公開（公告）日: 2021-05-25
• 發(fā)明（設(shè)計）人: 姚鵬;高濱;吳大斌;何虎;唐建石;錢鶴;吳華強
• 申請（專利權(quán)）人: 清華大學(xué)
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06N3/04;G06N3/08
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 彭久云

1.一種存算一體處理器，包括：第一主控單元和多個憶阻器處理模組，其中，

所述第一主控單元被配置為能夠調(diào)度和控制所述多個憶阻器處理模組；

所述多個憶阻器處理模組被配置為能夠根據(jù)所述第一主控單元的調(diào)度和控制進行計算；

所述多個憶阻器處理模組還被配置為能夠不依賴于所述第一主控單元來進行通信以進行計算。

2.根據(jù)權(quán)利要求1所述的存算一體處理器，其中，所述多個憶阻器處理模組中的每個憶阻器處理模組包括多個憶阻器處理單元，其中，

所述第一主控單元還被配置為能夠調(diào)度和控制所述多個憶阻器處理單元；

所述多個憶阻器處理單元被配置為能夠根據(jù)所述第一主控單元的調(diào)度和控制進行計算；

所述多個憶阻器處理單元還被配置為能夠直接數(shù)據(jù)通信以進行計算。

3.根據(jù)權(quán)利要求1所述的存算一體處理器，其中，所述多個憶阻器處理模組中的每個憶阻器處理模組包括第二主控單元和多個憶阻器處理單元，其中，

所述第二主控單元被配置為能夠調(diào)度和控制所述多個憶阻器處理單元；

所述多個憶阻器處理單元被配置為能夠根據(jù)所述第二主控單元的調(diào)度和控制進行計算；

所述多個憶阻器處理單元還被配置為能夠直接數(shù)據(jù)通信以進行計算。

4.根據(jù)權(quán)利要求1-3任一項所述的存算一體處理器，其中，所述多個憶阻器處理模組中的每個憶阻器處理模組具有獨立的接口地址。

5.根據(jù)權(quán)利要求1-3任一項所述的存算一體處理器，還包括：路由模塊、輸入輸出模塊，其中，

所述存算一體處理器被配置為支持第一計算模式，在所述第一計算模式中，

所述路由模塊被配置為接收輸入數(shù)據(jù)，對所述輸入數(shù)據(jù)進行解析以得到輸入信號，并將所述輸入信號傳輸至所述輸入輸出模塊，

所述輸入輸出模塊被配置為對所述輸入信號進行分配并傳輸至所述多個憶阻器處理模組中的至少一個憶阻器處理模組，

所述至少一個憶阻器處理模組被配置為根據(jù)所述輸入信號進行計算，以得到輸出信號，

所述輸入輸出模塊還被配置為接收所述至少一個憶阻器處理模組的輸出信號并整理得到輸出數(shù)據(jù)，

所述路由模塊還被配置為輸出所述輸出數(shù)據(jù)。

6.根據(jù)權(quán)利要求1-3任一項所述的存算一體處理器，還包括：路由模塊、輸入輸出模塊，其中，

所述存算一體處理器被配置為支持第二計算模式，在所述第二計算模式中，

所述路由模塊被配置為接收輸入數(shù)據(jù)，對所述輸入數(shù)據(jù)進行解析以得到輸入信號，并將所述輸入信號傳輸至所述輸入輸出模塊，

所述輸入輸出模塊被配置為對所述輸入信號進行分配并傳輸至所述第一主控單元，

所述第一主控單元被配置為存儲所述輸入信號，以及控制所述多個憶阻器處理模組中的至少一個憶阻器處理模組獲取所述輸入信號并進行計算，

所述至少一個憶阻器處理模組被配置為在所述第一主控單元的控制下，獲取所述輸入信號，并根據(jù)所述輸入信號進行計算以得到輸出信號，

所述第一主控單元還被配置為存儲所述輸出信號，并將所述輸出信號傳輸至所述輸入輸出模塊，

所述輸入輸出模塊還被配置為接收所述輸出信號并整理得到輸出數(shù)據(jù)，

所述路由模塊還被配置為輸出所述輸出數(shù)據(jù)。