[發(fā)明專利]時鐘恢復電路及接收芯片

有效

• 申請?zhí)枺?/td>: 202110224977.1
• 申請日: 2021-03-01
• 公開（公告）號: CN113162643B
• 公開（公告）日: 2022-08-09
• 發(fā)明（設計）人: 肖宇;劉建新;韓文濤;楊楠;田永剛;宋陽;趙鵬
• 申請（專利權）人: 深圳市國微電子有限公司
• 主分類號: H04B1/16
• 分類號: H04B1/16;H04L7/033
• 代理公司: 深圳中一聯(lián)合知識產權代理有限公司 44414
• 代理人: 夏智海

1.一種時鐘恢復電路，其特征在于，包括：

第一移相器，配置為對基準采樣時鐘進行移相以輸出n個數據采樣時鐘和n個相位采樣時鐘；n為大于1的整數；

采樣電路，與所述第一移相器連接，配置為當接入數據信號時，根據n個所述數據采樣時鐘對所述數據信號進行采樣以輸出n個數據采樣信號，并根據n個所述相位采樣時鐘對所述數據信號進行采樣以輸出n個相位采樣信號；

鑒相器，與所述采樣電路連接，配置為分別將n個所述數據采樣信號和n個所述相位采樣信號進行比對，并根據比對結果生成n個判決信號；

電荷泵，與所述鑒相器連接，配置為對n個所述判決信號進行積分以輸出調節(jié)電平；

計數電路，與所述電荷泵連接，配置為根據所述調節(jié)電平進行計數，并將計數結果轉換為選擇信號和插值控制信號；

插值電路，與所述計數電路和所述第一移相器連接，配置為根據所述選擇信號在n個所述數據采樣時鐘和n個所述相位采樣時鐘中選擇兩個基準時鐘，并根據所述插值控制信號對兩個所述基準時鐘進行相位插值，得到更新后的所述基準采樣時鐘，以使所述第一移相器對更新后的所述基準采樣時鐘進行移相以輸出n個所述數據采樣時鐘和n個所述相位采樣時鐘。

2.如權利要求1所述的時鐘恢復電路，其特征在于，第i+1個所述數據采樣時鐘和第i個所述數據采樣時鐘的相位差為α；第i+1個所述相位采樣時鐘和第i個所述相位采樣時鐘的相位差為所述α；第j個所述相位采樣時鐘和第j個所述數據采樣時鐘的相位差為α/2；α與n的乘積為360°；其中，i為小于n的自然數，j為小于等于n的自然數。

3.如權利要求1所述的時鐘恢復電路，其特征在于，所述n為4。

4.如權利要求2所述的時鐘恢復電路，其特征在于，所述鑒相器具體配置為若第j個所述相位采樣信號與第j個所述數據采樣信號相同，則輸出高電平的第j個判決信號；若第j個所述相位采樣信號與第j+1個所述數據采樣信號相同，則輸出低電平的第j個判決信號。

5.如權利要求2所述的時鐘恢復電路，其特征在于，所述電荷泵具體配置為在n個所述判決信號中當高電平的所述判決信號多于低電平的所述判決信號時，輸出高電平的所述調節(jié)電平；在n個所述判決信號中當高電平的所述判決信號少于低電平的所述判決信號時，輸出低電平的所述調節(jié)電平。

6.如權利要求2所述的時鐘恢復電路，其特征在于，所述計數電路為7位計數電路，所述計數電路具體配置為當所述調節(jié)電平為高電平時，將所述計數結果加1作為更新后的所述計數結果；當所述調節(jié)電平為低電平時，將所述計數結果減去1作為更新后的所述計數結果；并將高3位的所述計數結果轉換為所述選擇信號，且將低4位的所述計數結果作為插值控制信號。

7.如權利要求2所述的時鐘恢復電路，其特征在于，所述插值電路具體配置為根據所述選擇信號在n個所述數據采樣時鐘和n個所述相位采樣時鐘中選擇兩個所述基準時鐘，根據所述插值控制信號設置插值權重，并根據所述插值權重對兩個所述基準時鐘進行相位插值，得到更新后的所述基準采樣時鐘，以使所述第一移相器對更新后的所述基準采樣時鐘進行移相以輸出n個所述數據采樣時鐘和n個所述相位采樣時鐘。

8.如權利要求1所述的時鐘恢復電路，其特征在于，還包括：

分頻器，配置為當輸入本地時鐘時，對所述本地時鐘進行倍頻以輸出第一時鐘；

第二移相器，與所述分頻器和所述插值電路連接，配置為對所述第一時鐘進行移相以輸出n個初始數據采樣時鐘和n個初始相位采樣時鐘；

所述插值電路還配置為根據初始選擇信號在n個所述初始數據采樣時鐘和n個所述初始相位采樣時鐘中選擇兩個初始基準時鐘，并根據初始插值控制信號對兩個所述初始基準時鐘進行相位插值，得到所述基準采樣時鐘，以使所述第一移相器對所述基準采樣時鐘進行移相以輸出n個所述數據采樣時鐘和n個所述相位采樣時鐘。