[發明專利]接口電路

在審

• 申請號: 202110221326.7
• 申請日: 2017-11-30
• 公開（公告）號: CN113037274A
• 公開（公告）日: 2021-06-25
• 發明（設計）人: 周玉鎮;曹煒;馮軍;陶云彬
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 暫無信息
• 代理人: 暫無信息

本申請公開了一種接口電路，屬于電子技術領域。該接口電路包括：反相器；所述反相器的輸入端與第一電源域電路的信號輸出端連接，所述反相器的輸出端與第二電源域電路的信號輸入端連接；所述反相器的電源端與所述第一電源域電路的電源連接，所述反相器的接地端與所述第二電源域電路的參考地連接；或者，所述反相器的電源端與所述第二電源域電路的電源連接，所述反相器的接地端與所述第一電源域電路的參考地連接。本申請中的接口電路在反相器的電源端的電壓大于反相器的接地端的電壓時，可以保證信號的邏輯電平的正確傳輸，從而保證第一電源域電路與第二電源域電路之間的數據傳輸鏈路的穩定可靠，提高了設置有該接口電路的芯片的抗靜電干擾能力。

技術領域

本申請涉及電子技術領域，特別涉及一種接口電路。

背景技術

隨著電子技術的發展，為了增加芯片的功能以及降低芯片的功耗，往往會在一個芯片中設置多個電源域電路。這多個電源域電路采用的是互相獨立的供電方案，或者說，這多個電源域電路的供電電路不同。各個電源域電路具有各自的翻轉電壓，各個電源域電路的翻轉電壓小于其電源的電壓且大于其參考地的電壓。對于某個電源域電路中的模擬信號來說，如果某一時刻該模擬信號的電壓高于該電源域電路的翻轉電壓，則該模擬信號在該時刻為邏輯高電平；如果某一時刻該模擬信號的電壓低于該電源域電路的翻轉電壓，則該模擬信號在該時刻為邏輯低電平。通常來說，邏輯高電平由所處的電源域電路的電源提供，而邏輯低電平由所處的電源域電路的參考地提供。

實際應用中，芯片中的信號線、電源線、地線等很容易在插拔過程中或在正常工作過程中受到靜電干擾，芯片中各個電源域電路的電源的電壓和參考地的電壓會因靜電干擾而發生較大變化，從而導致各個電源域電路的翻轉電壓發生較大變化。例如，當某個電源域電路中的信號線受到正向靜電干擾時，該電源域電路的電源的電壓和參考地的電壓都會抬升，從而導致該電源域電路的翻轉電壓也會抬升，或者，當某個電源域電路中的信號線受到負向靜電干擾時，該電源域電路的電源的電壓和參考地的電壓都會下降，從而導致該電源域電路的翻轉電壓也會下降。

這種情況下，如果其它電源域電路向受到靜電干擾的電源域電路傳輸信號，則該信號的邏輯電平很有可能會被錯誤傳輸。例如，第一電源域電路向第二電源域電路傳輸的信號為邏輯高電平，即該信號的電壓為第一電源域電路的電源的電壓，此時，如果第二電源域電路的翻轉電壓因正向靜電干擾抬升而超過第一電源域電路的電源的電壓，則會導致從第一電源域電路輸入的原本應該是邏輯高電平的信號在第二電源域電路中被錯認為是邏輯低電平。又例如，第一電源域電路向第二電源域電路傳輸的信號為邏輯低電平，即該信號的電壓為第一電源域電路的參考地的電壓，此時，如果第二電源域電路的翻轉電壓因負向靜電干擾下降而低于第一電源域電路的參考地的電壓，則會導致從第一電源域電路輸入的原本應該是邏輯低電平的信號在第二電源域電路中被錯認為是邏輯高電平。

為了解決上述問題，目前往往會增加芯片的靜電泄放能力，例如，可以在芯片外部增加靜電釋放(Electro-Static discharge，ESD)器件，如增加瞬態抑制(TransientVoltage Suppressor，TVS)二極管、串接電阻等，以將芯片受到的靜電直接在芯片外部泄放掉，使該靜電不至于影響芯片的內部線路?；蛘?，可以增加芯片中的地線的出引腳(pin)數量，以提高該地線的靜電泄放能力，使該地線的電壓不至于因靜電干擾而被抬升的過高或過低。然而，這些方法都會增加芯片的封裝成本和芯片的面積，從而影響芯片的應用范圍。

發明內容

為了解決相關技術中信號的邏輯電平被錯誤傳輸的問題，本申請提供了一種接口電路。所述技術方案如下：

第一方面，提供了一種接口電路，所述接口電路包括：反相器；

所述反相器的輸入端與第一電源域電路的信號輸出端連接，所述反相器的輸出端與第二電源域電路的信號輸入端連接；