[發明專利]一種GIP驅動電路及其控制方法

在審

• 申請號: 202110211008.2
• 申請日: 2021-02-25
• 公開（公告）號: CN112885283A
• 公開（公告）日: 2021-06-01
• 發明（設計）人: 謝建峰
• 申請（專利權）人: 福建華佳彩有限公司
• 主分類號: G09G3/20
• 分類號: G09G3/20
• 代理公司: 福州市博深專利事務所(普通合伙) 35214
• 代理人: 唐燕玲

1.一種GIP驅動電路，其特征在于，包括晶體管T1、晶體管T2、晶體管T3、晶體管T4、晶體管T5、晶體管T6、晶體管T7、晶體管T8、晶體管T9、晶體管T10、晶體管T11、晶體管T12、晶體管T13和電容C1，所述晶體管T1的柵極與晶體管T2的柵極電連接且晶體管T1的柵極和晶體管T2的柵極均接第一GIP輸出信號，所述晶體管T1的源極分別與晶體管T2的漏極、晶體管T5的源極、晶體管T3的源極晶體管T9的源極和晶體管T11的漏極電連接，所述晶體管T2的源極分別與晶體管T3的漏極、晶體管T5的柵極、晶體管T8的柵極、晶體管T9的漏極、晶體管T7的柵極和電容C1的一端電連接，所述晶體管T3的柵極與晶體管T4的柵極電連接且晶體管T3的柵極和晶體管T4的柵極均接第二GIP輸出信號，所述晶體管T5的漏極分別與晶體管T6的漏極和晶體管T6的柵極電連接，所述晶體管T6的源極分別與晶體管T8的漏極、晶體管T11的柵極、晶體管T9的柵極、晶體管T12的漏極和晶體管T10的柵極電連接，所述晶體管T7的源極分別與電容C1的另一端、晶體管T10的漏極和晶體管T13的漏極電連接且晶體管T13的漏極接第三GIP輸出信號，所述晶體管T10的源極分別與晶體管T13的源極、晶體管T12的源極、晶體管T11的源極和晶體管T8的源極電連接。

2.根據權利要求1所述的GIP驅動電路，其特征在于，所述晶體管T7的漏極接第一時鐘信號，所述晶體管T2的柵極和晶體管T13的柵極均接第二時鐘信號。

3.根據權利要求1所述的GIP驅動電路，其特征在于，所述晶體管T1、晶體管T2、晶體管T3、晶體管T4、晶體管T5、晶體管T6、晶體管T7、晶體管T8、晶體管T9、晶體管T10、晶體管T11、晶體管T12和晶體管T13均為N溝道MOS管。

4.根據權利要求1所述的GIP驅動電路，其特征在于，所述晶體管T5的漏極和晶體管T6的漏極均接電源的正極。

5.根據權利要求1所述的GIP驅動電路，其特征在于，所述晶體管T8的源極、晶體管T11的源極、晶體管T12的源極、晶體管T10的源極和晶體管T13的源極均接電源的負極。

6.一種權利要求1所述的GIP驅動電路的控制方法，其特征在于，包括以下步驟：

S1、在第一時刻，控制晶體管T1的柵極和晶體管T2的柵極輸入高電平；

S2、在第二時刻，控制晶體管T1的柵極和晶體管T2的柵極輸入低電平；

S3、在第三時刻，控制晶體管T7的漏極由低電平切換至高電平；

S4、在第四時刻，控制晶體管T7的漏極由高電平切換至低電平；

S5、在第五時刻，控制晶體管T3的柵極和晶體管T4的柵極均輸入高電平；

S6、在第六時刻，控制晶體管T12的柵極和晶體管T13的柵極由高電平切換至低電平；所述第一時刻、第二時刻、第三時刻、第四時刻、第五時刻和第六時刻為依次連續的時刻。

7.根據權利要求6所述的GIP驅動電路的控制方法，其特征在于，步驟S6還包括以下步驟：

在第六時刻段內，控制晶體管T6的柵極、晶體管T6的漏極和晶體管T5的漏極均輸入高電平。