[發明專利]一種通過選擇性外延提升器件性能的方法

在審

• 申請號: 202110205226.5
• 申請日: 2021-02-24
• 公開（公告）號: CN113013232A
• 公開（公告）日: 2021-06-22
• 發明（設計）人: 涂火金
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L29/08
• 分類號: H01L29/08;H01L21/336
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

本發明提供一種通過選擇性外延提升器件性能的方法，提供半導體結構，該半導體結構包括基底、位于該基底上的兩個MOS結構；在兩個MOS結構之間的基底上刻蝕形成U型槽；在U型槽內先后外延生長低濃度和高濃度的鍺硅籽晶層作為緩沖層；在U型槽的緩沖層上生長體層；在體層上通過生長帽層，本發明中的緩沖層可有效隔絕體層與溝道在靜態下載流子的導通，從而降低漏電流；最大可能增加緩沖層的厚度，從而增強溝道應力，從而提高器件電學性能。

技術領域

本發明涉及半導體技術領域，特別是涉及一種通過選擇性外延提升器件性能的方法。

背景技術

針對14nm PMOS source/drain區，先通過干法刻蝕形成U型槽，然后在槽內生長SiGeB,SiGeB分為三層，如圖1所示，圖1顯示為現有技術中選擇性外延工藝的PMOS器件結構示意圖，緊貼槽壁的一層為緩沖層L1(buffer layer),中間為體層L2(bulk layer),最外面為帽層L3(cap layer)。由于緩沖層L1100與110晶面生長速度不同，從而導致緩沖層L1在U型槽內底部厚度很厚，而側壁很薄，這樣既不利于側壁阻擋硼原子的擴散，又減少了體層的體積，由于應力的減少從而降低了器件的性能。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種通過選擇性外延提升器件性能的方法，用于解決現有技術中選擇性外延工藝中緩沖層不同晶面生長速度不同，從而導致緩沖層在U型槽內底部厚而側壁薄，降低器件性能的問題。

為實現上述目的及其他相關目的，本發明提供一種通過選擇性外延提升器件性能的方法，該方法至少包括以下步驟：

步驟一、提供半導體結構，該半導體結構包括：基底、位于該基底上的兩個MOS結構；

步驟二、在所述兩個MOS結構之間的基底上刻蝕形成U型槽；

步驟三、在所述U型槽內外延生長一層低濃度的鍺硅籽晶層；

步驟四、在所述低濃度的鍺硅籽晶層上生長一層高濃度的鍺硅籽晶層；

步驟五、在所述U型槽的所述高濃度的鍺硅籽晶層上生長體層；

步驟六、在所述體層上通過生長帽層。

優選地，步驟二中利用等離子體干法刻蝕在所述兩個MOS結構之間的基底上刻蝕形成U型槽。

優選地，步驟一中的所述兩個MOS結構為PMOS或NMOS結構。

優選地，步驟六中生長帽層的方法為外延生長法，生長溫度為500～800℃。

優選地，步驟六中外延生長所述帽層的壓力為1～100torr。

優選地，步驟六中外延生長所述帽層所采用的氣體包括SiH2Cl2、SiH4、GeH4、PH3、HCL、H2、N2中的至少一種。

優選地，步驟六中外延生長所述帽層所采用的氣體的流量為1sccm～1000sccm。

優選地，步驟六中外延生長所述帽層所采用的載氣為氫氣和氮氣。

優選地，步驟六中外延生長所述帽層所采用的氫氣和氮氣的流量為1slm～50slm。

如上所述，本發明的通過選擇性外延提升器件性能的方法，具有以下有益效果：本發明通過在U型槽先后生長不同濃度的鍺硅籽晶層作為緩沖層，可以有效隔絕體層與溝道在靜態下載流子的導通，從而降低漏電流；由于緩沖層在U型槽底部的厚度合乎規格，可以最大可能增加緩沖層的厚度，從而增強溝道應力，從而提高器件電學性能。

附圖說明

圖1顯示為現有技術中選擇性外延工藝的PMOS器件結構示意圖；

圖2顯示為本發明中的設有凹槽的半導體基底結構示意圖；