[發明專利]半導體裝置的制造方法

在審

• 申請號: 202110198205.5
• 申請日: 2021-02-22
• 公開（公告）號: CN113113296A
• 公開（公告）日: 2021-07-13
• 發明（設計）人: 潘冠廷;蘇煥杰;林志昌;朱熙甯;詹易叡;江國誠;王志豪
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/336
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 韓旭;黃艷

半導體裝置的制造方法包括于多個鰭片之上形成虛置柵極。接著，移除虛置柵極的第一部分以形成第一溝槽，第一溝槽露出第一混合鰭片以及第二混合鰭片的第一部分。半導體裝置的制造方法還包括以第一介電材料填充第一溝槽，第一介電材料設置于第一混合鰭片以及第二混合鰭片的第一部分之上。接著，移除虛置柵極的第二部分以形成第二溝槽，且以金屬層填充第二溝槽。半導體裝置的制造方法還包括回蝕刻金屬層，其中在回蝕刻金屬層的步驟之后，金屬層的第一頂表面定義出第一平面，第二混合鰭片的第二部分的第二頂表面定義出第二平面，且第一平面設置于第二平面下方。

技術領域

本發明實施例涉及一種半導體裝置及其制造方法，特別涉及一種多柵極裝置及其制造方法。

背景技術

電子產業對較小且快速的電子裝置的需求不斷增長，這些電子裝置同時能夠支持許多日益復雜且精密的功能。因此，半導體產業中出現制造低成本、高性能與低功率的集成電路的持續趨勢。至今，通過微縮化半導體集成電路尺寸(例如，最小部件尺寸)而改善生產效率并降低相關成本，從而在很大的程度上實現了這些目標。然而，此微縮化也增加了半導體工藝的復雜度。因此，欲實現半導體集成電路及裝置的持續演進需要在半導體工藝與技術方面具有相似的進展。

近來，為了通過提升柵極-通道耦合、降低關閉電流以及減少短通道效應(shortchannel effects,SCEs)改善柵極控制而導入多柵極裝置。一種所導入的多柵極裝置為鰭狀場效晶體管(fin field-effect transistor,FinFET)。鰭狀場效晶體管因鰭狀結構而得名，鰭狀結構從其形成之處的基板延伸而出且用以形成場效晶體管通道。另一個多柵極裝置是全繞式柵極(gate-all-around,GAA)晶體管，一部分是為了解決與鰭狀場效晶體管性能相關的問題而導入。全繞式柵極裝置因柵極結構而得名，柵極結構延伸且完全包覆通道，進而比場效晶體管提供更好的靜電控制。場效晶體管與全繞式柵極裝置相容于常規的互補式金屬氧化物半導體工藝，且它們的三維立體結構使其得以快速的微縮化并同時維持柵極控制以及減緩短通道效應。

為了持續對先進技術節點中的多柵極裝置(例如，鰭狀場效晶體管與全繞式柵極裝置)提供所欲的微縮化及增加的密度，需要持續縮小單元(cell)高度及接觸多晶硅柵極節距(contacted poly pitch,CPP，或柵極節距)。在至少一些現有的實施方式中，利用光學微影工藝定義作為部分的金屬柵極隔離工藝而形成的切割金屬柵極(cut metal gate,CMG)區域，且切割金屬柵極區域會造成較差的圖案對準(例如，疊對控制(overlaycontrol))與減損的臨界尺寸均勻度(critical dimension uniformity,CDU)。同樣地，至少一些現有的實施使用光學微影工藝來進行對裝置微縮化有所局限的主動區隔離工藝。因此，對單元高度與接觸多晶硅柵極節距進行微縮化仍是一項挑戰。因此，現有技術并非在所有方面被證實完全令人滿意。

發明內容

本發明實施例提供一種半導體裝置的制造方法。半導體裝置的制造方法包括：于多個鰭片之上形成虛置柵極；移除虛置柵極的第一部分以形成第一溝槽，第一溝槽露出鰭片的第一混合鰭片以及鰭片的第二混合鰭片的第一部分；以第一介電材料填充第一溝槽，其中第一介電材料設置于第一混合鰭片之上以及第二混合鰭片的第一部分之上；移除虛置柵極的第二部分以形成第二溝槽；以金屬層填充第二溝槽；以及回蝕刻金屬層，其中在回蝕刻金屬層的步驟之后，金屬層的第一頂表面定義出第一平面，第二混合鰭片的第二部分的第二頂表面定義出第二平面，且第一平面設置于第二平面下方。

本發明實施例亦提供一種半導體裝置的制造方法。半導體裝置的制造方法包括：于虛置柵極的切割金屬柵極區之中形成第一氮化物層與第二氮化物層，其中第一氮化物層至少部分地與第一混合鰭片重疊，且其中第二氮化物層至少部分地與第二混合鰭片重疊；蝕刻主動區隔離區域中的溝槽，且以介電層填充溝槽，主動區隔離區域位于第一氮化物層與第二氮化物層之間；移除第一氮化物層與第二氮化物層，且部分地移除虛置柵極位于主動區隔離區域以外的部分；以及于柵極連接區域中形成金屬柵極層，其中第一混合鰭片與第二混合鰭片的至少其中一者的上部延伸至金屬柵極層之上。