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[發明專利]脈沖時延精度自適應同步方法有效

專利信息
申請號: 202110183712.1 申請日: 2021-02-10
公開(公告)號: CN112968691B 公開(公告)日: 2023-04-11
發明(設計)人: 曾富華;張帆;莫明威;蔣友邦 申請(專利權)人: 西南電子技術研究所(中國電子科技集團公司第十研究所)
主分類號: H03K5/15 分類號: H03K5/15
代理公司: 成都九鼎天元知識產權代理有限公司 51214 代理人: 陳慶
地址: 610036 四川*** 國省代碼: 四川;51
權利要求書: 查看更多 說明書: 查看更多
摘要:
搜索關鍵詞: 脈沖 精度 自適應 同步 方法
【說明書】:

發明提出一種脈沖時延精度自適應同步方法,旨在提供一種同步精度高、可靠性好、誤差率低的自適應同步時延的方法。本發明通過下述間方案予以實現:數字電路系統外部周期性輸入脈沖P0經過FPGA內置可調延遲器得到時鐘CLK采樣信號P1,采樣信號P1經過寄存器采樣后得到脈沖信號P2;同時利用外部數字電路系統時鐘CLK驅動定時脈沖產生器,生成與外部周期性脈沖信號同頻的本地計數產生的脈沖信號P3,時延比較器計算脈沖信號P2和脈沖信號P3上升沿的時延差n,延判斷策略模計根據多個搜索周期搜索得到數字差值N的時延控制量N0進行聯合計算,得到時延修正量M,得到與外部脈沖信號穩定同步的內部脈沖信號。

技術領域

本發明涉及陣列數字信號處理技術領域的同步FPGA脈沖時延的方法。

背景技術

陣列信號處理是信號處理領域的一個重要分支,隨著技術的發展,陣列信號處理朝著全數字化的方向發展,采用先進的數字波束形成(DBF)技術,實現對發射波束的賦形,以減小發射信號被截獲的概率。并且在通道陣元直接采用數字采樣或者在局部陣元間模擬合成后數字采樣,進行下一步合成處理,利用數字系統的穩定性和靈活性,可實現陣列應用功能多樣化。大規模陣列信號處理,數字處理電路分布在不同位置的各個模塊,模塊之間需要進行同步采樣,也就是分布在不同的模塊在利用同一個時間基準進行處理。數字系統一般采用周期性同步脈沖分發給各數字處理模塊的方式,使得各模塊間同步處理,首先需要根據處理時鐘準確識別同步脈沖所對應的處理時鐘周期,但是由于工程原因,脈沖信號分發到各數字處理模塊時延略有差異,當數字模塊處理時鐘比較高的時候,會大概率出現脈沖信號上升沿與數字時鐘沿接近,從而導致亞穩態情況的發生。亞穩態會導致數字模塊間對脈沖信號上升沿識別不一致,從而導致模塊間同步失敗,也就是不同的數字模塊在不同的CLK上升沿采樣到脈沖信號的跳變。

在分布式數字同步處理系統中,用于各數字電路間同步的同步脈沖傳輸的時延性能是系統中的一項重要指標,時延差異以及時延抖動等性能會直接影響系統的性能。相控陣系統要求在各個陣元實現相位相參,從而有效形成天線方向性。現代陣列處理信號帶寬越來越寬,數字處理電路的時鐘也越來越高,對同步脈沖信號的同步分發精度要求也越來越高。

分布式相控陣各子陣所有模塊的同步都是通過公共時鐘信號實現的。同步時鐘源收/發模塊收發信號數字信號處理控制信號分布式相控陣同步時鐘源對于分布式相控陣而言,要在相距較遠位置的收發單元問實現信號相參與同步是十分復雜的,這就要求有高精度的同步時鐘源。分布式控制系統時鐘是用計數器來實現的,判定2個時鐘是否同步有2條標準:一是兩者計數器的數值是否相等,二是兩者計數器數值的增加速度是否相等。根據IEEE1588,要使從時鐘同步于主時鐘,首先要確定從時鐘與主時鐘的偏差.這個偏差值是根據數據包發送時間戳和接收時間戳的偏差來計算的,它的精度受到2個因素的影響:一是數據傳輸延遲時間的不確定性,二是時間戳本身的精度。由于時鐘延時只有兩種選擇,不可能實現相位的精確匹配,很難適應一些超高速電路的需求。自適應同步器可以預測采樣時鐘與輸入數據的相位關系,自適應地選擇穩態的采樣結果,降低出現亞穩態的概率。雖然數據延時同步器可以實現對數據的精確延時,實現對超高速數據或DDR數據的鎖存。但是,由于大量延時單元的使用,增加了FPGA設計的復雜度,實現較為困難。由于現場可編程門陣列FPGA核心頻率可以達到幾百MHz,并行處理能力強,非常適于處理高速信號,因此FPGA可以高速采集脈沖信號的頻率、占空比、幅值、上升時間等數據,在FPGA內部一般采用D觸發器實現對輸入數據的采樣。為了避免亞穩態,D觸發器要求輸入數據相對時鐘沿滿足一定的建立、保持時間,即輸入數據與FPGA內部時鐘要滿足一定的相位關系。從傳統的只能以時鐘CLK周期為步進分辨脈沖信號上升沿,實現時鐘CLK小數周期時延的分辨力。由于輸入數據與采樣時鐘相對相位的不確定性,就有可能不滿足FPGA內部D觸發器的建立、保持時間,出現亞穩態。但在內部時鐘與外部時鐘采用同一個時鐘源的基于FPGA的高速數據采集系統中,由于走線延時、器件延時、FPGA輸入管腳延時,導致FPGA輸入數據與FPGA內部時鐘的相對相位關系不確定,導致時間戳本身的精度對同步精度的影響明顯加大。

發明內容

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