[發明專利]一種低溫漂的帶隙基準電路

有效

• 申請號: 202110182511.X
• 申請日: 2021-02-08
• 公開（公告）號: CN112965565B
• 公開（公告）日: 2022-03-08
• 發明（設計）人: 盧立柱
• 申請（專利權）人: 蘇州領慧立芯科技有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 北京思創大成知識產權代理有限公司 11614
• 代理人: 劉亭

本發明提供了一種低溫漂的帶隙基準電路，包括：基準電壓模塊，基準電壓模塊的電源端連接于電壓源，基準電壓模塊的接地端連接于參考地，基準電壓模塊的第一輸出端連接于監測模塊，基準電壓模塊的第二輸出端輸出基準電壓信號；監測模塊，其電源端連接于電壓源，其接地端連接于參考地，其輸入端連接于基準電壓模塊的第一輸出端，監測模塊的輸出端輸出監測電壓信號；基準電壓模塊包括至少兩個第一晶體管，第一晶體管為MOS管或三極管；監測模塊包括第二晶體管，第二晶體管與第一晶體管的類型相同，以使監測電壓信號與基準電壓信號具有相同的溫漂趨勢。本發明能夠在不做高溫點校準的條件下，實現帶隙基準電路的低溫漂，減小芯片校準成本。

技術領域

本發明涉及集成電路技術領域，尤其涉及一種低溫漂的帶隙基準電路。

背景技術

目前產業界用的最多的電壓基準源是帶隙基準電壓源，其具有較高的精度和穩定度，不隨電源電壓、溫度、半導體工藝等變化而變化，在集成電路設計中具有極其重要的角色，廣泛應用于各種DAC、ADC、傳感器芯片、檢測芯片、電源管理類等芯片中。傳統的帶隙基準電壓源為集成電路內部其他模塊提供基準電壓，芯片如果只做常溫校準，不做多溫度點校準(高溫點校準)，會產生較大的溫度漂移，難以滿足高精度產品的需求。而如果每個芯片都做多溫度點校準，將會極大地增加芯片成本。

因此，期待一種低溫漂的帶隙基準電路，能夠在不做高溫點校準的條件下，實現帶隙基準電路的低溫漂，減小芯片校準成本。

發明內容

本發明揭示了一種低溫漂的帶隙基準電路，能夠在不做高溫點校準的條件下，實現帶隙基準電路的低溫漂，減小芯片校準成本。

為實現上述目的，本發明提供了一種低溫漂的帶隙基準電路，包括：

基準電壓模塊，所述基準電壓模塊的電源端連接于電壓源，所述基準電壓模塊的接地端連接于參考地，所述基準電壓模塊的第一輸出端連接于監測模塊，所述基準電壓模塊的第二輸出端輸出基準電壓信號；

所述監測模塊，其電源端連接于電壓源，其接地端連接于參考地，其輸入端連接于所述基準電壓模塊的第一輸出端，所述監測模塊的輸出端輸出監測電壓信號；

所述基準電壓模塊包括至少兩個第一晶體管，所述第一晶體管為MOS管或三極管；所述監測模塊包括第二晶體管，所述第二晶體管與所述第一晶體管的類型相同，以使所述監測電壓信號與所述基準電壓信號具有相同的溫漂趨勢，當所述第二晶體管為三極管時，所述監測電壓信號為基極與發射極之間的電壓差，當所述第二晶體管為MOS管時，所述監測信號為柵極與源極之間的電壓差。

作為可選方案，所述第一晶體管和所述第二晶體管均為NPN三極管，所述基準電壓模塊包括第一PMOS管和第二PMOS管，所述第一PMOS管的柵極和所述第二PMOS管的柵極共接，且作為所述基準電壓模塊的第一輸出端，所述監測模塊包括第三PMOS管，所述第三PMOS管的柵極連接于所述基準電壓模塊的第一輸出端，所述第三PMOS管的源極連接所述電壓源，所述第三PMOS管的漏極連接于所述第二晶體管的集電極，所述第二晶體管的發射極接參考地，所述第二晶體管的基極與本身的集電極連接。

作為可選方案，所述第一晶體管和所述第二晶體管均為PNP三極管，所述基準電壓模塊包括第一PMOS管和第二PMOS管，所述第一PMOS管的柵極和所述第二PMOS管的柵極共接，且作為所述基準電壓模塊的第一輸出端，所述監測模塊包括第三PMOS管，所述第三PMOS管的柵極連接于所述基準電壓模塊的第一輸出端，所述第三PMOS管的源極連接所述電壓源，所述第三PMOS管的漏極連接于所述第二晶體管的發射極，所述第二晶體管的集電極和基極均連接所述參考地。