[發明專利]半導體裝置及其制造方法

在審

• 申請號: 202110181730.6
• 申請日: 2021-02-09
• 公開（公告）號: CN113540103A
• 公開（公告）日: 2021-10-22
• 發明（設計）人: 任啟中;林玉珠;郭原呈;江文智;廖耕潁;董懷仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L27/11568
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 徐金國

本案提供一種具有金屬氧化物半導體場效晶體管(MOSFET)元件的半導體裝置及其制造方法，半導體裝置包括：浮柵層，形成于基板中的溝槽內；穿隧介電層，位于溝槽的側壁及底部上；控制柵介電層，位于浮柵層的頂表面上；控制柵層，位于控制柵介電層的頂表面上；及側壁間隔物，位于控制柵介電層及控制柵層的側壁上。

技術領域

本揭露為關于一種半導體裝置及其制造方法，特別是關于一種具有金屬氧化物半導體場效晶體管元件的半導體裝置及其制造方法。

背景技術

集成電路金屬氧化物半導體場效晶體管(metal oxide semiconductor fieldeffect transistor，MOSFET)記憶體元件，亦即快閃記憶體，通常包括記憶區域及周邊邏輯區域。記憶區域包括晶體管，此些晶體管具有位于通道區域與控制柵層的頂表面之間的浮柵層及穿隧介電層。位于周邊邏輯區域中的晶體管并不具有浮柵或穿隧介電層。因而，記憶區域中的晶體管通常比周邊邏輯區域中的晶體管更高。簡而言之，記憶區域中從基板的頂表面至晶體管的控制柵層的頂表面的距離大于MOSFET元件的周邊邏輯區域中從基板的頂表面至控制柵層的頂表面的距離。

發明內容

根據本揭露的一實施態樣，一種具有金屬氧化物半導體場效晶體管元件的半導體裝置，半導體裝置包括浮柵層、穿隧介電層、控制柵介電層、控制柵層以及側壁間隔物。浮柵層形成于基板中的浮柵溝槽內。穿隧介電層形成于浮柵溝槽的側壁及底部上。控制柵介電層形成于浮柵層的頂表面上方。控制柵層形成于控制柵介電層的頂表面上方。側壁間隔物位于控制柵介電層及控制柵層的側壁上。

根據本揭露的另一實施態樣，一種具有金屬氧化物半導體場效晶體管元件的半導體裝置，半導體裝置位于基板上，且半導體裝置包括多個金屬氧化物半導體場效晶體管元件。這些金屬氧化物半導體場效晶體管元件中至少一者包括形成于浮柵溝槽中的浮柵層，且浮柵溝槽形成于基板內。

根據本揭露的一個實施態樣，一種制造具有金屬氧化物半導體場效晶體管元件的半導體裝置的方法，包括在基板中蝕刻第一浮柵溝槽。在第一浮柵溝槽的側壁上形成第一穿隧介電層。在第一穿隧介電層上的第一浮柵溝槽中形成第一浮柵層。平坦化第一浮柵層。

附圖說明

當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭露的態樣。應注意，根據工業標準實踐，各種特征未按比例繪制。事實上，為論述清楚，各特征的尺寸可任意地增加或縮小。

圖1為圖示根據本揭露的不同實施方式制造半導體裝置的方法中在基板中蝕刻溝槽以在基板中形成淺溝槽隔離結構的步驟的垂直剖視圖；

圖2為圖示根據本揭露的不同實施方式制造半導體裝置的方法中在基板中的溝槽中沉積絕緣材料的步驟的垂直剖視圖；

圖3為圖示根據本揭露的不同實施方式制造半導體裝置的方法中在基板中蝕刻記憶體溝槽的步驟的垂直剖視圖；

圖4為圖示根據本揭露的不同實施方式制造半導體裝置的方法中在基板中的記憶體溝槽中沉積穿隧介電層的步驟的垂直剖視圖；

圖5為圖示根據本揭露的不同實施方式制造半導體裝置的方法中在記憶體溝槽中沉積浮柵層的步驟的垂直剖視圖；

圖6為圖示根據本揭露的不同實施方式制造半導體裝置的方法中在基板及浮柵層上方沉積柵極介電層及控制柵層的步驟的垂直剖視圖；

圖7為圖示根據一些實施方式制造半導體裝置的方法中圖案化柵極介電層及控制柵層的步驟的垂直剖視圖；

圖8為圖示根據本揭露的不同實施方式制造半導體裝置的方法中在基板、控制柵介電層及控制柵層上方沉積側壁間隔物介電層的步驟的垂直剖視圖；

圖9為圖示根據本揭露的不同實施方式制造半導體裝置的方法中圖案化側壁間隔物介電層的步驟的垂直剖視圖；