[發明專利]一種SSD主控芯片中乘法運算電路和方法

在審

• 申請號: 202110151935.X
• 申請日: 2021-02-04
• 公開（公告）號: CN112732219A
• 公開（公告）日: 2021-04-30
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 深圳安捷麗新技術有限公司
• 主分類號: G06F7/503
• 分類號: G06F7/503;G06F7/523;G06F15/78
• 代理公司: 深圳市深弘廣聯知識產權代理事務所(普通合伙) 44449
• 代理人: 向用秀

1.SSD主控芯片中乘法運算電路，其特征在于，包括如下單元：

位選擇器、補償值存儲器、部分積運算單元、移位寄存器和緩存加法器，所述位選擇器的輸入端與乘數端連接，所述位選擇器的次數輸出端和補償值存儲器、移位寄存器和緩存加法器連接，所述位選擇器的結果輸出端與部分積運算單元連接，所述部分積運算單元的輸入端與被乘數端連接，所述部分積運算單元的輸出端與移位寄存器連接，所述補償值存儲器的輸出端與移位寄存器連接，所述移位寄存器的輸出端與所述緩存加法器的輸入端連接，所述緩存加法器的輸出端與乘法運算電路的輸出端連接；

所述補償值存儲器存儲有補償值-1(N+1)，所述部分積運算單元存儲有預設的表格并根據預設的表格匹配得到對應的部分積，所述表格為下表：

2.根據權利要求1所述的SSD主控芯片中乘法運算電路，其特征在于：所述部分積運算單元包括查表單元、拼接組合單元，所述查表單元存儲有所述表格，所述查表單元的輸出端與拼接組合單元連接，所述拼接組合單元的輸出端與移位寄存器連接。

3.根據權利要求2所述的SSD主控芯片中乘法運算電路，其特征在于：所述查表單元還存儲有補碼，所述部分積運算單元還包括第一加法器，所述拼接組合單元的輸出端通過所述第一加法器與移位寄存器連接，所述查表單元的補碼輸出端與第一加法器連接。

4.根據權利要求1所述的SSD主控芯片中乘法運算電路，其特征在于：所述SSD主控芯片還包括補丁選擇單元和第二加法器，所述補丁選擇單元的輸入端與運算精度端連接，所述補丁選擇單元的輸出端與第二加法器連接，所述乘法運算電路的輸出端與第二加法器連接，所述第二加法器的輸出端與運算結果端連接。

5.根據權利要求4所述的SSD主控芯片中乘法運算電路，其特征在于：所述補丁選擇單元包括多個精度補丁和一個選通器，所述多個精度補丁和所述選通器的輸入端連接，所述選通器的控制端與運算精度端連接，所述選通器的輸出端與所述第二加法器連接。

6.根據權利要求1所述的SSD主控芯片中乘法運算電路，其特征在于：所述補償值為-1(N+1)再減去一個大于0的附加值，所述表格中的每個部分積也分別加上所述附加值。

7.SSD主控芯片中乘法運算方法，應用于權利要求1-6任意一項所述的SSD主控芯片中乘法運算電路，其特征在于，包括如下步驟：

位選擇器根據輸入的乘數依次獲取乘數X二進制數值中每相鄰三位數值大小并輸出到部分積運算單元，并輸出每相鄰三位數對應的次數i，i的值為((N+1)/2)-1到0的整數，N為乘數X的位數；

部分積運算單元根據相鄰三位數值大小查表得到對應的部分積并輸出到移位寄存器；

補償值存儲器獲取到次數i后輸出補償值；

所述移位寄存器根據次數i對輸入的補償值或者部分積進行移位，將補償值或者部分積左移2i位后輸入到緩存加法器；

緩存加法器獲取到移位后的值進行加法運算并緩存，并在獲取到次數為0后進行加法運算后輸出緩存的結果。