[發明專利]高電阻率半導體層中的富陷阱層

在審

• 申請號: 202110149108.7
• 申請日: 2021-02-03
• 公開（公告）號: CN113363309A
• 公開（公告）日: 2021-09-07
• 發明（設計）人: 安東尼·K·史塔佩爾;夫厚爾·杰恩;J·J·派卡里克;史蒂芬·M·宣克;約翰·J·艾利斯-蒙納翰
• 申請（專利權）人: 格芯（美國）集成電路科技有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L27/06;H01L21/8249
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及高電阻率半導體層中的富陷阱層，揭示包括電性隔離的結構以及形成包括電性隔離的結構的方法。在半導體襯底上方形成半導體層，并在該半導體層中形成淺溝槽隔離區。該半導體層包括具有大于或等于1000歐姆?厘米的電阻率的單晶半導體材料。該淺溝槽隔離區經設置以圍繞該半導體層的一部分，從而定義主動裝置區。多晶層位于該半導體層中，并橫向延伸于該主動裝置區及圍繞該主動裝置區的該淺溝槽隔離區下方。

技術領域

本發明涉及半導體裝置制造及集成電路，尤其涉及包括電性隔離的結構以及形成包括電性隔離的結構的方法。

背景技術

當使用塊體半導體晶圓形成時，裝置結構例如射頻開關容易受高電容及本體間(body-to-body)泄漏影響。為降低易感性可采取的一種措施是提供具有圍繞包含裝置結構的主動裝置區的三阱(triple well)隔離的塊體半導體晶圓。為降低易感性可采取的另一種措施是用絕緣體上硅晶圓替代塊體晶圓，在該絕緣體上硅晶圓中，頂部硅層提供主動裝置區，且埋置絕緣體或埋置氧化物(buried oxide；BOX)層設于該主動裝置區與位于該埋置絕緣體層下方的襯底之間。

盡管已證明這些措施適合其預期目標，但需要具有改進的電性隔離的結構以及形成包括改進的電性隔離的結構的方法。

發明內容

在本發明的一個實施例中，一種結構包括位于半導體襯底上方的半導體層，以及位于該半導體層中的淺溝槽隔離區。該半導體層包括具有大于或等于1000歐姆-厘米(ohm-cm)的電阻率的單晶半導體材料。該淺溝槽隔離區經設置以圍繞該半導體層的一部分，從而定義主動裝置區。該結構還包括位于該半導體層中的多晶層。該多晶層橫向延伸于該主動裝置區及圍繞該主動裝置區的該淺溝槽隔離區下方。

在本發明的一個實施例中，一種方法包括在半導體襯底上方形成半導體層，在該半導體層中形成淺溝槽隔離區，以及在該半導體層中形成多晶層。該半導體層包括具有大于或等于1000歐姆-厘米的電阻率的單晶半導體材料，該多個淺溝槽隔離區經設置以圍繞該半導體層的一部分，從而定義主動裝置區，且該多晶層橫向延伸于該主動裝置區及圍繞該主動裝置區的該多個淺溝槽隔離區下方。

附圖說明

包含于并構成本說明書的一部分的附圖示例說明本發明的各種實施例，并與上面所作的有關本發明的概括說明以及下面所作的有關這些實施例的詳細說明一起用以解釋本發明的這些實施例。在這些附圖中，類似的附圖標記表示不同視圖中類似的特征。

圖1-6顯示依據本發明的實施例處于制程方法的連續制造階段的結構的剖視圖。

具體實施方式

請參照圖1并依據本發明的實施例，提供由單晶半導體材料例如單晶硅組成的半導體襯底10。半導體襯底10可為由單晶半導體材料(例如，單晶硅)組成的塊體晶圓，且該塊體晶圓可為高電阻率塊體晶圓。一般來說，高電阻率塊體晶圓可包含電阻率大于或等于100歐姆-厘米的硅。在一個實施例中，該高電阻率塊體晶圓可具有大于或等于1000歐姆-厘米的電阻率。

摻雜區12形成于主動裝置區14中并位于半導體襯底10的頂部表面11下方。在一個實施例中，可用提供n型導電性的n型摻雜物(例如，磷及/或砷)摻雜該摻雜區12的半導體材料。利用暴露主動裝置區14中的半導體襯底10的一部分的注入掩膜20，通過例如離子注入可形成摻雜區12。注入掩膜20可包括光阻層，其通過旋涂制程施加、經預烘烤、暴露于通過光掩膜投射的光、經曝光后烘烤，以及用化學顯影劑顯影。可選擇注入條件(例如，離子種類、劑量、動能)以調節摻雜區12的電性及物理特性。在形成摻雜區12以后，可剝離注入掩膜20。