[發(fā)明專利]熔絲鎖存電路和相關(guān)設(shè)備、系統(tǒng)和方法

有效

• 申請?zhí)枺?/td>: 202110141234.8
• 申請日: 2021-02-02
• 公開（公告）號: CN113284545B
• 公開（公告）日: 2022-08-23
• 發(fā)明（設(shè)計）人: 何源;赤松宏
• 申請（專利權(quán)）人: 美光科技公司
• 主分類號: G11C29/00
• 分類號: G11C29/00
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責任公司 11287
• 代理人: 王龍

本發(fā)明公開熔絲鎖存電路和相關(guān)設(shè)備、系統(tǒng)和方法。一種設(shè)備包含半互鎖鎖存電路，所述半互鎖鎖存電路包含第一半部和第二半部。所述半互鎖鎖存電路的所述第一半部被配置成響應于所述半互鎖鎖存電路的所述第二半部在被驅(qū)動狀態(tài)中的操作而在高阻抗狀態(tài)中操作。所述半互鎖鎖存電路的所述第二半部被配置成響應于所述半互鎖鎖存電路的所述第一半部在被驅(qū)動狀態(tài)中的操作而在高阻抗狀態(tài)中操作。

優(yōu)先權(quán)主張

本申請案主張2020年2月19日申請的標題為“熔絲鎖存電路和相關(guān)設(shè)備、系統(tǒng)和方法(FUSE LATCH CIRCUITS AND RELATED APPARATUSES,SYSTEMS,AND METHODS)”的美國專利申請案序列號16/794,860的申請日的效益。

技術(shù)領(lǐng)域

本公開大體上涉及鎖存電路，且更具體來說，涉及讀取存儲于存儲器裝置中的熔絲中的數(shù)據(jù)的鎖存電路。

背景技術(shù)

熔絲鎖存器可用于讀取存儲于熔絲中的信息。在半導體裝置的熔絲組中，每一熔絲可具有用于從所述熔絲讀取信息的對應熔絲鎖存器。用于熔絲鎖存器的電路系統(tǒng)可占用半導體芯片上的相對較大面積，這可為禁止增加熔絲組芯片密度的因素。

發(fā)明內(nèi)容

在一些實施例中，一種設(shè)備包含半互鎖鎖存電路，所述半互鎖鎖存電路包含第一半部和第二半部。所述半互鎖鎖存電路的所述第一半部包含所述半互鎖鎖存電路的第一多個晶體管。所述半互鎖鎖存電路的所述第二半部包含所述半互鎖鎖存電路的第二多個晶體管。所述半互鎖鎖存電路的所述第一半部被配置成響應于所述半互鎖鎖存電路的所述第二半部在被驅(qū)動狀態(tài)中的操作而在高阻抗狀態(tài)中操作。所述半互鎖鎖存電路的所述第二半部被配置成響應于所述半互鎖鎖存電路的所述第一半部在被驅(qū)動狀態(tài)中的操作而在高阻抗狀態(tài)中操作。

在一些實施例中，一種操作半互鎖鎖存電路的方法包含存取電連接到熔絲的半互鎖鎖存電路；施偏壓于所述熔絲以讀取所述熔絲所存儲的位；將從所述熔絲讀取的所述位鎖存到所述半互鎖鎖存電路；和終止對所述半互鎖鎖存電路的存取。所述方法還包含在高阻抗狀態(tài)中操作所述半互鎖鎖存電路的半部以阻止鎖存到所述半互鎖鎖存電路的所述位翻轉(zhuǎn)；和讀取鎖存到所述半互鎖鎖存電路的所述位。

在一些實施例中，一種計算系統(tǒng)包含半互鎖鎖存電路，所述半互鎖鎖存電路包含第一節(jié)點、第二節(jié)點、第一N型金屬氧化物半導體(NMOS)晶體管對、第一P型金屬氧化物半導體(PMOS)晶體管對、第二NMOS晶體管對和第二PMOS晶體管對。所述第一NMOS晶體管對串聯(lián)電連接。所述第一NMOS晶體管對電連接于所述第一節(jié)點和低電壓電勢電源節(jié)點之間。所述第一PMOS晶體管對串聯(lián)電連接。所述第一PMOS晶體管對電連接于所述第二節(jié)點和高電壓電勢電源節(jié)點之間。所述第二NMOS晶體管對串聯(lián)電連接。所述第二NMOS晶體管對電連接于所述低電壓電勢電源節(jié)點和所述第二節(jié)點之間。所述第二PMOS晶體管對串聯(lián)電連接。所述第二PMOS晶體管對電連接于所述高電壓電勢電源節(jié)點和所述第一節(jié)點之間。

附圖說明

盡管本公開利用確切地指出且清楚地主張?zhí)囟▽嵤├臋?quán)利要求進行總結(jié)，但本公開范圍內(nèi)的實施例的各種特征和優(yōu)勢可在結(jié)合附圖閱讀時從以下描述更輕松地確定，在附圖中：

圖1是根據(jù)一些實施例的SRAM鎖存電路的示意性說明；

圖2是說明由阿爾法粒子撞擊圖1的SRAM鎖存電路的CMOS反相器的NMOS晶體管產(chǎn)生的軟錯誤的橫截面圖；

圖3是說明由阿爾法粒子撞擊圖1的SRAM鎖存電路的CMOS反相器的PMOS晶體管產(chǎn)生的軟錯誤的橫截面圖；

圖4是根據(jù)一些實施例的半互鎖鎖存電路的示意性說明；

圖5是說明半互鎖鎖存電路的節(jié)點處的電壓電勢對模擬粒子撞擊的響應的信號時序圖；

圖6是根據(jù)一些實施例的另一半互鎖鎖存電路的示意性說明；