[發(fā)明專利]三維單片集成器件結(jié)構(gòu)及其制備方法

有效

• 申請?zhí)枺?/td>: 202110103643.9
• 申請日: 2021-01-26
• 公開（公告）號: CN112928154B
• 公開（公告）日: 2021-11-02
• 發(fā)明（設計）人: 劉盛富;胡云斌;楊超;劉海彬;劉森
• 申請（專利權(quán)）人: 微龕（廣州）半導體有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78;H01L29/423;H01L21/336;H01L27/02
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 佟婷婷

本發(fā)明提供一種三維單片集成器件結(jié)構(gòu)及其制備方法，三維單片集成器件結(jié)構(gòu)包括：半導體基底，柵氧化層，源極結(jié)構(gòu)，漏極結(jié)構(gòu)，柵極結(jié)構(gòu)以及隔離結(jié)構(gòu)，隔離結(jié)構(gòu)中形成有空氣腔。本發(fā)明的半導體高速器件及制作方法以及三維單片集成器件結(jié)構(gòu)，在隔離結(jié)構(gòu)中形成空氣腔，通過形變介電材料和非形變介電材料形成上述工藝腔，可以有效減少柵源電容和柵漏電容，可以增大器件截止頻率。構(gòu)成三維單片集成器件，作為底層器件層，有利于經(jīng)受上層器件制作過程種的溫度考驗而保持性能不發(fā)生退化，提高底層器件耐溫特性。

技術(shù)領(lǐng)域

本發(fā)明屬于三維集成技術(shù)領(lǐng)域，特別是涉及一種三維單片集成器件結(jié)構(gòu)及其制作方法。

背景技術(shù)

一直以來，半導體廠商不斷縮小溝道尺寸、標準單元高度和間距，以求降低成本和提高性能。然而，這種尺寸縮小變得越來越困難，為了保持系統(tǒng)性能提升、功耗降低和成本優(yōu)勢，必須發(fā)展像單片集成這樣的三維(3D)集成技術(shù)(Monolithic 3D)。

為了實現(xiàn)三維單片集成，必須考慮底層MOSFET(Metal-Oxide-SemiconductorField Effect Transistor，MOSFET)的熱穩(wěn)定性和上層器件的熱開銷問題。也就是說，底層器件要能經(jīng)受上層器件制作過程種的溫度考驗而保持性能不發(fā)生退化。因此，下層晶體管需要耐溫工藝。

目前，對于納米尺寸全耗盡絕緣層上硅(Fully-depleted Silicon-on-Insulator)器件，由于柵極側(cè)墻(spacer)的存在，甚至多重Spacer的存在，會導致形成較大的柵源和柵漏電容(C_gs和C_gd)，從而影響器件的截止頻率，導致現(xiàn)有技術(shù)上述問題難以有效改善。

因此，如何提供一種三維單片集成器件結(jié)構(gòu)及制備方法，以解決現(xiàn)有技術(shù)中的上述問題實屬必要。

發(fā)明內(nèi)容

鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種三維單片集成器件結(jié)構(gòu)及制作方法，用于解決現(xiàn)有技術(shù)中器件截止頻率低以及3D結(jié)構(gòu)中空隙難以制造等問題。

為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種三維單片集成器件結(jié)構(gòu)，所述高速器件結(jié)構(gòu)包括：

半導體基底；

柵氧化層，形成在所述半導體基底上；

源極結(jié)構(gòu)及漏極結(jié)構(gòu)，形成在所述半導體基底上且位于所述柵氧化層兩側(cè)，所述源極結(jié)構(gòu)上表面高于所述柵氧化層上表面，所述漏極結(jié)構(gòu)上表面高于所述柵氧化層上表面；

柵極結(jié)構(gòu)，形成在所述柵氧化層表面，且與兩側(cè)的所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)之間均具有間距，所述柵極結(jié)構(gòu)上表面均高于所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)上表面；

隔離結(jié)構(gòu)，至少填充所述柵極結(jié)構(gòu)與兩側(cè)的所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)之間的區(qū)域并延伸至所述源極結(jié)構(gòu)表面和所述漏極結(jié)構(gòu)表面，其中，所述隔離結(jié)構(gòu)中形成有空氣腔。

可選地，所述柵極結(jié)構(gòu)的外緣尺寸小于所述柵氧化層的外緣尺寸，所述柵氧化層與兩側(cè)的所述源極結(jié)構(gòu)及漏極結(jié)構(gòu)相接觸。

可選地，所述半導體基底自下而上依次包括底層硅、中間埋氧層以及頂層硅，以形成全耗盡絕緣層上硅器件。

可選地，所述隔離結(jié)構(gòu)依次包括第一隔離層、第二隔離層、第三隔離層及第四隔離層，所述第一隔離層位于所述柵極結(jié)構(gòu)側(cè)部且與所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)之間具有間距，所述第二隔離層位于所述第一隔離層上，所述第三隔離層位于所述第二隔離層上，所述空氣腔位于所述第二隔離層和所述第三隔離層之間，所述第四隔離層延伸至所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)表面。

可選地，所述空氣腔位于所述柵極結(jié)構(gòu)與兩側(cè)的所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)間的區(qū)域。

可選地，所述第二隔離層包括形變介電材料層，所述第三隔離層包括非形變介電材料層。