[發明專利]抑制失調電壓的比較器及抑制比較器失調電壓的方法

有效

• 申請號: 202110094207.X
• 申請日: 2021-01-25
• 公開（公告）號: CN112422106B
• 公開（公告）日: 2021-04-06
• 發明（設計）人: 劉森;張均安;劉興龍;楊超;李建平
• 申請（專利權）人: 微龕（廣州）半導體有限公司
• 主分類號: H03K3/011
• 分類號: H03K3/011;H03K3/023
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 施婷婷

本發明提供一種抑制失調電壓的比較器及抑制比較器失調電壓的方法，包括：比較模塊；差分運算模塊，產生第一、第二失配信號；壓控振蕩模塊，基于第一、第二失配信號產生第一、第二振蕩信號；計數模塊，對第一、第二振蕩信號進行計數；數字控制模塊，基于計數值產生控制信號；譯碼模塊，對控制信號進行譯碼得到修調信號。比較模塊的正相和反相輸入端接收共模信號，輸出第一、第二失配信號；分別對第一、第二失配信號進行量化；基于計數值產生控制信號以對比較模塊的負載大小或輸入管尺寸進行修調。本發明完全自動化，消耗面積小，占用時間少，且對比較器本身的帶寬影響非常小；同時，由于本發明在芯片上電時執行，因此可追蹤失調電壓的漂移。

技術領域

本發明涉及集成電路設計領域，特別是涉及一種抑制失調電壓的比較器及抑制比較器失調電壓的方法。

背景技術

比較器是絕大部分模數轉換器（Analog to Digital Converter，ADC）最常用的模塊。無論是逐次轉換ADC，sigma-delta ADC，還是Flash ADC，比較器都是其重要一個模塊，比較器的失調（offset）直接影響到ADC輸出精度，甚至使得輸出飽和，影響ADC正常工作。因此，比較器的設計一般會重點考慮如何去抑制或者消除失調電壓。

現有技術中，一般采用增大比較器輸入對管尺寸和輸出負載尺寸的方法來從設計端抑制比較器的失調電壓，輸入對管和輸出負載的尺寸增大相對的失配就會減小，失調電壓就會較小，但是這樣的設計會占用較大的面積，特別是當比較器使用較多的時候；比如像Flash ADC，其比較器數目隨轉換精度指數增長，3bit需要7（按2³-1計算）個，6bit就得63個，因此，這些類型的ADC單純靠增大面積去抑制失調電壓顯然是不可取的，直接增加了單顆芯片的成本。

另外一種方法是在設計中引入一個自動存儲抵消機制，即先將輸入短接，然后將輸出連接到電容上，這樣等效輸出的失調電壓就被存到電容上，等正常轉換時候再用實際輸出減去電容上存儲的失調電壓，以此抵消比較器的失調。此種方法也屬于自動校準方法，但是需要提供一個額外的相位讓比較器每次正常工作前，先進入輸入短接模式來存儲失調電壓，顯然此種情況會占用轉換時間；另外還需要插入一個電容，該電容會增大比較器輸出容性負載，降低比較器帶寬；因此，此種方法不適用于超高速ADC設計中。

除了此以外，還有一種比較常用的方法就是給比較器輸入一個較小的斜坡信號，去捕捉輸出跳變點對應輸入信號的位置，然后再根據記錄的輸入信號位置調整尺寸并記錄在存儲器中，此種方法只用校準一次，以后每次使用的時候都是從存儲器中載入即可，不用占用額外的相位，但是測試難以做到全自動，且對測試用輸入信號有嚴格要求。

因此，如何在實現比較器失調電壓的自動校準的同時，減小芯片消耗面積、減少轉換時間、不影響比較器帶寬，已成為本領域技術人員亟待解決的問題之一。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種抑制失調電壓的比較器及抑制比較器失調電壓的方法，用于解決現有技術中比較器失調電壓的校準電路消耗芯片面積大、占用轉換時間、影響比較器帶寬等問題。

為實現上述目的及其他相關目的，本發明提供一種抑制失調電壓的比較器，所述抑制失調電壓的比較器至少包括：

比較模塊，用于對輸入信號進行比較；

差分運算模塊，連接所述比較模塊的輸出端，輸出第一失配信號及第二失配信號，所述第一失配信號與所述第二失配信號為所述比較模塊輸出失配的差分信號；

壓控振蕩模塊，連接所述差分運算模塊的輸出端，分別基于所述第一失配信號及第二失配信號產生第一振蕩信號及第二振蕩信號；

計數模塊，連接所述壓控振蕩模塊的輸出端，在預設時間段內分別對所述第一振蕩信號及所述第二振蕩信號進行計數，得到第一計數值及第二計數值；