[發明專利]CMOS集成器件的制造方法

在審

• 申請號: 202110093742.3
• 申請日: 2021-01-22
• 公開（公告）號: CN112928067A
• 公開（公告）日: 2021-06-08
• 發明（設計）人: 曹啟鵬;王卉
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明提供了一種CMOS集成器件的制造方法，應用于半導體技術領域。在本發明提供的CMOS集成器件的制造方法中，通過采用改良后的第一CMOS器件區中的低閾值電壓PMOS管的暈環離子注入光罩，在打開第一CMOS器件區中低閾值電壓PMOS管所在區域(第三注入窗口)的同時打開第三CMOS器件區的NMOS管所在區域(第四注入窗口)，因此，在通過對所述第三注入窗口進行離子注入，形成低閾值電壓PMOS管的第一N型暈環離子注入區的同時在所述第四注入窗口對應的半導體襯底上形成第三CMOS器件區的NMOS管的N型淺摻雜離子注入區，從而節省了一道形成第三CMOS器件區的NMOS管的淺摻雜離子注入光罩，進而節約了CMOS集成器件的生產成本、提高了生產效率。

技術領域

本發明涉及半導體技術領域，特別涉及一種半CMOS集成器件的制造方法。

背景技術

隨著集成電路制造技術的不斷發展，對芯片集成度的要求也不斷提高，在通過CMOS工藝平臺制作的芯片中，要求同時集成有核心MOS器件(core MOS devices)和輸入/輸出MOS器件(I/O MOS devices)。尤其對于輸入/輸出MOS器件，在通過CMOS工藝平臺制作的芯片中要求集成有多個，且多個輸入/輸出MOS器件需要具有不同的工作電壓，以滿足芯片適應性的需要。例如需要同時提供工作電壓為1.5V、3.3V和5V的輸入/輸出MOS器件，或者工作電壓為1.5V和5V的輸入/輸出MOS器件。并且，在集成電路亞微米以及深亞微米時代中，隨著柵極長度/溝道長度的減小，在技術上需要面對的主要問題包括穿通和溝道電場，這些問題會導致的熱載流子效應(Hot Carrier Injection，HCI)。即由于耗盡區寬度延展進入溝道，導致有效溝道長度變窄，等效加在溝道上的電場則增加，導致溝道載流子碰撞從而增加產生新電子空穴對，進而形成熱載流子摻雜效應。為了抑制HCI，通過在高摻雜的源極/漏極上制作淺摻雜漏(Low Doped Drain，LDD)和暈環離子注入(Pocket Implant)以降低溝道區域的耗盡區寬度。

然而，對于以上具有不同工作電壓的輸入/輸出MOS器件，其對制作工藝的要求是不同的，若且工藝之間兼容性較差，若單獨制作則會使得光刻次數增多工藝成本增加。

現有技術中，為了降低具有不同工作電壓的輸入/輸出MOS器件的制造成本，提出了通過3.3V的NMOS器件和1.5V的PMOS器件共用1.5V的PMOS器件的暈環離子注入光罩(Pocket Implant)，以實現對3.3V的NMOS器件的光罩減版，進而達到降低工藝成本的目的。然而，為了保證3.3V的NMOS器件的閾值電壓和飽和電流的要求，因此，在使用1.5V的PMOS器件的暈環離子注入工藝在形成的3.3V的NMOS器件的淺摻雜離子注入區LDD的過程中，將所述1.5V的PMOS器件的暈環離子注入的N型離子注入能量從120K eV改到160K eV，從而使N型離子能夠直接穿過柵極，注入至溝道內，以此來調節3.3V NMOS器件的的閾值電壓和飽和電流。

但是，由于如果采用注入能量為160K eV的1.5V的PMOS器件的暈環離子注入對5VNMOS器件進行離子注入，會打穿5VNMOS器件的柵極，從而引起5VNMOS器件的閾值電壓和飽和電流無法滿足設計要求。因此，在現有技術中，不能使用注入能量為160K eV的1.5V的PMOS器件的暈環離子注入對5VNMOS器件進行離子注入，而是需要額外添加一道LDD的光罩。

發明內容

本發明的目的在于提供一種CMOS集成器件的制造方法，以降低現有技術中CMOS集成器件的制造成本。

為解決上述技術問題，本發明提供一種CMOS集成器件的制造方法，包括：

提供一半導體襯底，所述半導體襯底包括所需工作電壓依次增高的第一CMOS器件區、第二CMOS器件區和第三CMOS器件區，所述第一CMOS器件區包括正常閾值電壓CMOS器件區和低閾值電壓CMOS器件區，每個CMOS器件區均包括PMOS區和NMOS區；

在各個所述PMOS區和所述NMOS區的半導體襯底上形成有相應的柵極結構；