[發明專利]移位寄存器、運算單元以及芯片

有效

• 申請號: 202110093345.6
• 申請日: 2021-01-21
• 公開（公告）號: CN112885396B
• 公開（公告）日: 2021-10-15
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 北京源啟先進微電子有限公司
• 主分類號: G11C19/28
• 分類號: G11C19/28;G11C7/10
• 代理公司: 北京合智同創知識產權代理有限公司 11545
• 代理人: 李杰

本發明實施例提供了一種移位寄存器、運算單元以及芯片，移位寄存器包括：輸入端，用于輸入數據；多個時鐘信號端，用于提供多組時鐘信號；多個多路并聯鎖存器，多個多路并聯鎖存器依次串聯，用于在多組時鐘信號的控制下對輸入端輸入的數據進行移位寄存；其中，相鄰兩個多路并聯鎖存器中，后一個多路并聯鎖存器對應的時鐘信號的數據寫入脈沖開啟時間早于前一個多路并聯鎖存器對應的時鐘信號的數據寫入脈沖開啟時間；輸出端，與多個多路并聯鎖存器中遠離輸入端的多路并聯鎖存器連接，用于從多個多路并聯鎖存器讀出數據。本發明實施例中的移位寄存器可以避免數據寄存失效問題的發生。

技術領域

本發明實施例涉及半導體器件技術領域，尤其涉及一種移位寄存器、數據運算單元以及芯片。

背景技術

移位寄存器不僅能寄存數據，而且在時鐘信號的作用下，可以將數據依次左移或者右移。具體的：數據以并行或串行的方式輸入到移位寄存器中，之后，每個時鐘周期依次向左或右移動一個比特，之后在輸出端輸出。

移位寄存器中，前一級寄存單元與后一級寄存單元直連，即：前一級寄存單元的輸出直接作為后一級寄存單元的輸入。傳統的移位寄存器，就相鄰兩級寄存單元而言，時鐘信號之間的時間延遲無法滿足后一級寄存單元的保持時間，易發生數據寄存失效的問題，即：在后一級寄存單元的保持時間未結束時，前一級寄存單元已輸出了新的數據，這樣，會導致相鄰兩級寄存單元輸出的數據相同的問題。

發明內容

本發明的目的在于提出一種移位寄存器、數據運算單元以及芯片，用于解決移位寄存器數據寄存失效的問題。

本發明實施例的第一方面，提供了一種移位寄存器，包括：

輸入端，用于輸入數據；

多個時鐘信號端，用于提供多組時鐘信號；

多個多路并聯鎖存器，所述多個多路并聯鎖存器依次串聯，用于在所述多組時鐘信號的控制下對所述輸入端輸入的數據進行移位寄存；每個多路并聯鎖存器對應一組時鐘信號；其中，相鄰兩個多路并聯鎖存器中，后一個多路并聯鎖存器對應的時鐘信號的數據寫入脈沖開啟時間早于前一個多路并聯鎖存器對應的時鐘信號的數據寫入脈沖開啟時間；

輸出端，與所述多個多路并聯鎖存器中遠離所述輸入端的多路并聯鎖存器連接，用于從所述多個多路并聯鎖存器讀出數據。

可選地，每個所述多路并聯鎖存器由多個鎖存器并聯而成；

每個所述鎖存器包括：鎖存單元、反相單元以及保持電容；

所述鎖存單元，用于在所述時鐘信號的控制下鎖存輸入至所述鎖存器的數據；所述反相單元與所述鎖存單元連接，用于對所述鎖存單元輸出的數據進行反相操作；所述反相單元與所述鎖存單元之間存在一數據存儲節點；

所述保持電容，與所述數據存儲節點連接，當所述鎖存單元在所述時鐘信號的控制下處于高阻狀態時，所述保持電容用于存儲所述數據存儲節點處的數據。

可選地，所述鎖存單元包括：反相器和第一傳輸門；所述反相器，用于對輸入至所述鎖存器的數據進行反相操作；所述第一傳輸門與所述反相器連接，用于傳輸經所述反相器反相后的數據；所述保持電容電性連接至一地。

可選地，所述鎖存單元包括：反相器和第一傳輸門；所述反相器，用于對輸入至所述鎖存器的數據進行反相操作；所述第一傳輸門與所述反相器連接，用于傳輸經所述反相器反相后的數據；所述保持電容為基于所述反相單元形成的寄生電容。

可選地，所述鎖存單元包括：第二傳輸門；所述保持電容電性連接至一地。

可選地，所述鎖存單元包括：第二傳輸門；所述保持電容為基于所述反相單元形成的寄生電容。

可選地，所述鎖存單元包括：三態反相器；所述保持電容電性連接至一地，或者，所述保持電容為基于所述反相單元形成的寄生電容。