[發(fā)明專利]集成電路后仿真參數(shù)網(wǎng)表的生成方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202110090095.0
• 申請(qǐng)日: 2021-01-22
• 公開（公告）號(hào): CN112765916A
• 公開（公告）日: 2021-05-07
• 發(fā)明（設(shè)計(jì)）人: 曹云
• 申請(qǐng)（專利權(quán)）人: 上海華虹宏力半導(dǎo)體制造有限公司
• 主分類號(hào): G06F30/327
• 分類號(hào): G06F30/327;G06F30/3308;G06F30/398
• 代理公司: 上海思微知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 曹廷廷

本發(fā)明提供了一種集成電路后仿真參數(shù)網(wǎng)表的生成方法，包括：從仿真電路中生成電路網(wǎng)表，電路網(wǎng)表包含多級(jí)子電路ID號(hào)，對(duì)所述電路網(wǎng)表內(nèi)的子電路ID號(hào)進(jìn)行排序，以避免重復(fù)的子電路ID號(hào)；從排序后的電路網(wǎng)表和版圖中進(jìn)行寄生參數(shù)網(wǎng)表的提取，所述寄生參數(shù)網(wǎng)表包括電子元件ID號(hào)和電子元件的寄生電容參數(shù)，所述電子元件ID號(hào)和所述寄生電容參數(shù)一一對(duì)應(yīng)；根據(jù)電子元件ID號(hào)嵌入到最末級(jí)的子電路ID中，在電路網(wǎng)表中查出對(duì)應(yīng)的子電路，并在其中嵌入對(duì)應(yīng)的寄生電容參數(shù)，以形成后仿真參數(shù)網(wǎng)表。所得的仿真網(wǎng)表就是含寄生電容參數(shù)的層次化網(wǎng)表。相比于現(xiàn)有技術(shù)，本發(fā)明可以得到占用空間更小的后仿真參數(shù)網(wǎng)表，可以使仿真時(shí)間縮短，節(jié)約資源和時(shí)間。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其是涉及一種集成電路后仿真參數(shù)網(wǎng)表的生成方法。

背景技術(shù)

隨著工藝的不斷進(jìn)步，寄生效應(yīng)如寄生電容對(duì)集成電路帶來(lái)的性能影響已不容忽視，對(duì)深亞微米的集成電路設(shè)計(jì)尤其需考慮這方面因素的影響。具體的，集成電路中包含多個(gè)電子元件，每個(gè)元件都可能產(chǎn)生寄生電容，而這些寄生電容是在之前設(shè)計(jì)電路時(shí)沒(méi)有考慮的，因此會(huì)對(duì)實(shí)際的電路有影響，所以可以采用后仿真測(cè)試的方法以測(cè)試包含寄生電容的電路是否符合設(shè)計(jì)要求。

“后仿真”指的是版圖設(shè)計(jì)完成以后，將版圖的線路設(shè)計(jì)轉(zhuǎn)成仿真電路進(jìn)行仿真，得到仿真電路的電路參數(shù)網(wǎng)表和仿真電路的寄生參數(shù)網(wǎng)表，將寄生參數(shù)網(wǎng)表中的寄生參數(shù)，例如寄生電容參數(shù)反標(biāo)到所提取的電路參數(shù)網(wǎng)表中進(jìn)行仿真，對(duì)電路進(jìn)行分析，確保電路符合設(shè)計(jì)要求。

現(xiàn)有技術(shù)的寄生電容參數(shù)反標(biāo)到電路參數(shù)網(wǎng)表中，采用的方法是平鋪的方法，即，提取寄生電容參數(shù)時(shí)，首先將元件編號(hào)，然后再提取每個(gè)元件的寄生電容參數(shù)，最后將提取的寄生電容參數(shù)在代碼段中一一列出來(lái)組成平坦型的寄生參數(shù)網(wǎng)表。提取電路參數(shù)網(wǎng)表時(shí)也采用的同樣的方法，將多個(gè)子電路的參數(shù)在代碼段中一一列出來(lái)組成平坦型的電路參數(shù)網(wǎng)表，平坦型的網(wǎng)表只有一級(jí)，不存在多級(jí)調(diào)用的功能。因此，采用這種方法將寄生電容參數(shù)反標(biāo)到電路參數(shù)網(wǎng)表中形成后仿真參數(shù)網(wǎng)表后，得到后仿真參數(shù)網(wǎng)表的文件較大，導(dǎo)致在使用后仿真參數(shù)網(wǎng)表進(jìn)行仿真時(shí)，仿真時(shí)間過(guò)長(zhǎng)，浪費(fèi)資源和時(shí)間。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種集成電路后仿真參數(shù)網(wǎng)表的生成方法，相比于現(xiàn)有技術(shù)，可以得到占用空間更小的后仿真參數(shù)網(wǎng)表，使得仿真時(shí)間縮短，從而節(jié)約資源和時(shí)間。

為了達(dá)到上述目的，本發(fā)明提供了一種集成電路后仿真參數(shù)網(wǎng)表的生成方法，用于對(duì)集成電路進(jìn)行后仿真測(cè)試，包括：

從仿真電路中生成電路網(wǎng)表，電路網(wǎng)表包含多級(jí)子電路ID號(hào)，對(duì)所述電路網(wǎng)表內(nèi)的子電路ID號(hào)進(jìn)行排序，以避免重復(fù)的子電路ID號(hào)；

從排序后的電路網(wǎng)表和版圖中進(jìn)行寄生參數(shù)網(wǎng)表的提取，所述寄生參數(shù)網(wǎng)表包括電子元件ID號(hào)和電子元件的寄生電容參數(shù)，所述電子元件ID號(hào)和所述寄生電容參數(shù)一一對(duì)應(yīng)；

根據(jù)電子元件ID號(hào)嵌入到最末級(jí)的子電路ID中，在電路網(wǎng)表中查出對(duì)應(yīng)的子電路，并在其中嵌入對(duì)應(yīng)的寄生電容參數(shù)，以形成后仿真參數(shù)網(wǎng)表。

可選的，在所述的集成電路后仿真參數(shù)網(wǎng)表的生成方法中，所述仿真電路參數(shù)網(wǎng)表、所述寄生參數(shù)網(wǎng)表和所述后仿真參數(shù)網(wǎng)表均為CDL文件的網(wǎng)表。

可選的，在所述的集成電路后仿真參數(shù)網(wǎng)表的生成方法中，對(duì)所述電路網(wǎng)表內(nèi)的子電路ID號(hào)進(jìn)行排序的方法包括：對(duì)所述子電路ID號(hào)按照數(shù)值的大小從小到大排序。

可選的，在所述的集成電路后仿真參數(shù)網(wǎng)表的生成方法中，使用后仿真參數(shù)網(wǎng)表進(jìn)行仿真，在仿真到所述子電路ID號(hào)時(shí)，調(diào)用電子元件ID號(hào)對(duì)應(yīng)的寄生電容參數(shù)進(jìn)行仿真。

可選的，在所述的集成電路后仿真參數(shù)網(wǎng)表的生成方法中，使用后仿真參數(shù)網(wǎng)表進(jìn)行仿真，在仿真到所述子電路ID號(hào)時(shí)，調(diào)用電子元件ID號(hào)對(duì)應(yīng)的寄生電容參數(shù)進(jìn)行仿真。