[發(fā)明專利]半導(dǎo)體器件及其形成方法

在審

• 申請?zhí)枺?/td>: 202110086735.0
• 申請日: 2021-01-22
• 公開（公告）號(hào): CN113314419A
• 公開（公告）日: 2021-08-27
• 發(fā)明（設(shè)計(jì)）人: 洪以則;鄭兆欽;陳則安;江宏禮;李連忠;陳自強(qiáng)
• 申請（專利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類號(hào): H01L21/336
• 分類號(hào): H01L21/336;H01L21/28;H01L29/78;H01L29/423
• 代理公司: 北京德恒律治知識(shí)產(chǎn)權(quán)代理有限公司 11409
• 代理人: 章社杲;李偉

在實(shí)施例中，一種器件包括：介電鰭，位于襯底上；低維層，位于介電鰭上，該低維層包括源極/漏極區(qū)域和溝道區(qū)域；源極/漏極接觸件，位于源極/漏極區(qū)域上；以及柵極結(jié)構(gòu)，位于鄰近源極/漏極接觸件的溝道區(qū)域上，該柵極結(jié)構(gòu)在柵極結(jié)構(gòu)的頂部處具有第一寬度，在柵極結(jié)構(gòu)的中間處具有第二寬度，并且在柵極結(jié)構(gòu)的底部處具有第三寬度，第二寬度小于第一寬度和第三寬度中的每個(gè)。本發(fā)明的實(shí)施例還涉及半導(dǎo)體器件及其形成方法。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施例涉及半導(dǎo)體器件及其形成方法。

背景技術(shù)

半導(dǎo)體器件用于各種電子應(yīng)用中，例如，個(gè)人計(jì)算機(jī)、手機(jī)、數(shù)碼相機(jī)和其他電子設(shè)備。通常通過在半導(dǎo)體襯底上方依次沉積絕緣層或介電層、導(dǎo)電層和半導(dǎo)體材料層，以及使用光刻圖案化各個(gè)材料層以在材料層上形成電路組件和元件來制造半導(dǎo)體器件。

半導(dǎo)體工業(yè)通過不斷減小最小部件尺寸來不斷提高各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度，這允許將更多的組件集成到給定區(qū)域中。

發(fā)明內(nèi)容

本發(fā)明的實(shí)施例提供了一種形成半導(dǎo)體器件的方法，包括：在襯底上形成介電鰭；在所述介電鰭上形成低維層；在所述低維層上形成第一源極/漏極接觸件和第二源極/漏極接觸件；在所述第一源極/漏極接觸件和所述第二源極/漏極接觸件上分別生長第一自組裝間隔件和第二自組裝間隔件，所述低維層的溝道區(qū)域設(shè)置在所述第一自組裝間隔件和所述第二自組裝間隔件之間；在所述溝道區(qū)域上形成柵極結(jié)構(gòu)；以及在形成所述柵極結(jié)構(gòu)之后，去除所述第一自組裝間隔件和所述第二自組裝間隔件。

本發(fā)明的另一實(shí)施例提供了一種半導(dǎo)體器件，包括：介電鰭，位于襯底上；低維層，位于所述介電鰭上，所述低維層包括源極/漏極區(qū)域和溝道區(qū)域；源極/漏極接觸件，位于所述源極/漏極區(qū)域上；以及柵極結(jié)構(gòu)，位于鄰近所述源極/漏極接觸件的所述溝道區(qū)域上，所述柵極結(jié)構(gòu)在所述柵極結(jié)構(gòu)的頂部處具有第一寬度，在所述柵極結(jié)構(gòu)的中間處具有第二寬度，并且在所述柵極結(jié)構(gòu)的底部處具有第三寬度，所述第二寬度小于所述第一寬度和所述第三寬度中的每個(gè)。

本發(fā)明的又一實(shí)施例提供了一種半導(dǎo)體器件，包括：介電鰭，位于襯底上；低維層，位于所述介電鰭上；柵極電介質(zhì)，位于所述低維層上；柵電極，位于所述柵極電介質(zhì)上，所述柵電極具有凸側(cè)壁；以及源極/漏極接觸件，鄰近所述柵電極和所述柵極電介質(zhì)，所述源極/漏極接觸件具有第一部分和第二部分，所述第一部分接觸所述低維層的頂面，所述第二部分延伸穿過所述低維層并且接觸所述低維層的側(cè)壁，所述第一部分比所述第二部分寬，所述源極/漏極接觸件電連接至所述低維層。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，從以下詳細(xì)描述可最佳理解本發(fā)明的各方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制。實(shí)際上，為了清楚的討論，各個(gè)部件的尺寸可以任意地增大或減小。

圖1以三維視圖示出了根據(jù)一些實(shí)施例的低維FinFET的示例。

圖2A至圖18D是根據(jù)一些實(shí)施例的在低維FinFET的制造中的中間階段的各種視圖。

圖11C示出了來自自組裝單層(SAM)的分子。

圖19A至圖19D示出了根據(jù)一些實(shí)施例的低維FinFET。

圖20A至圖20D示出了根據(jù)一些實(shí)施例的低維FinFET。

圖21A至圖21D示出了根據(jù)一些實(shí)施例的低維FinFET。

具體實(shí)施方式