[發明專利]正交分頻電路及其工作方法、CMOS結構的鎖存器

在審

• 申請號: 202110078719.7
• 申請日: 2021-01-20
• 公開（公告）號: CN114866074A
• 公開（公告）日: 2022-08-05
• 發明（設計）人: 唐進濤;陳廷乾
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H03K5/15
• 分類號: H03K5/15
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣

1.一種正交分頻電路，其特征在于，包括：

第一鎖存器，所述第一鎖存器具有第一輸入端、第二輸入端、第一輸出端、第二輸出端、以及第一時鐘端和第二時鐘端，所述第一時鐘端和第二時鐘端用于輸入反相的時鐘信號；

第二鎖存器，所述第二鎖存器具有第三輸入端、第四輸入端、第三輸出端、第四輸出端、以及第三時鐘端和第四時鐘端，所述第三時鐘端和第四時鐘端用于輸入反相的時鐘信號，且向所述第一時鐘端和第三時鐘端輸入的時鐘信號反相；

所述第一鎖存器和第二鎖存器均包括第一偽反相鎖存器、第二偽反相鎖存器和雙穩態電路，所述第一偽反相鎖存器包括第一PMOS晶體管、第一CMOS晶體管和第一NMOS晶體管，所述第二偽反相鎖存器包括第二PMOS晶體管、第二CMOS晶體管和第二NMOS晶體管，其中，所述第一CMOS晶體管的漏端連接第一PMOS晶體管，所述第一CMOS晶體管的源端連接連接第一NMOS晶體管，所述第二CMOS晶體管的漏端連接第二PMOS晶體管，所述第二CMOS晶體管的源端連接第二NMOS晶體管，所述雙穩態電路的兩端分別與第一CMOS晶體管的輸出端以及第二CMOS晶體管的輸出端連接，并且，在所述第一鎖存器的電路中，雙穩態電路的兩端還分別與第一輸出端及第二輸出端耦合，在所述第二鎖存器的電路中，雙穩態電路的兩端還分別與第三輸出端及第四輸出端耦合；

與所述第一輸入端和第四輸出端連接的第一信號節點；

與所述第二輸入端和第三輸出端連接的第二信號節點；

與所述第一輸出端和第三輸入端連接的第三信號節點；

與所述第二輸出端和第四輸入端連接的第四信號節點。

2.如權利要求1所述的正交分頻電路，其特征在于，在所述第一鎖存器的電路中，第一CMOS晶體管的漏端通過第一PMOS晶體管與第一時鐘端耦合，第一CMOS晶體管的源端通過第一NMOS晶體管與第二時鐘端耦合，第一CMOS晶體管的輸入端與第一輸入端耦合，第一CMOS晶體管的輸出端與第一輸出端耦合，第二CMOS晶體管的漏端通過第二PMOS晶體管與第一時鐘端耦合，第二CMOS晶體管的源端通過第二NMOS晶體管與第二時鐘端耦合，第二CMOS晶體管的輸入端與第二輸入端耦合，第二CMOS晶體管的輸出端與第二輸出端耦合。

3.如權利要求1所述的正交分頻電路，其特征在于，在所述第二鎖存器的電路中，第一CMOS晶體管的漏端通過第一PMOS晶體管與第三時鐘端耦合，第一CMOS晶體管的源端通過第一NMOS晶體管與第四時鐘端耦合，第一CMOS晶體管的輸入端與第三輸入端耦合，第一CMOS晶體管的輸出端與第三輸出端耦合，第二CMOS晶體管的漏端通過第二PMOS晶體管與第三時鐘端耦合，第二CMOS晶體管的源端通過第二NMOS晶體管與第四時鐘端耦合，第二CMOS晶體管的輸入端與第四輸入端耦合，第二CMOS晶體管的輸出端與第四輸出端耦合。

4.如權利要求1所述的正交分頻電路，其特征在于，在所述第一鎖存器的電路中，第一PMOS晶體管的漏端連接電源電壓，第一PMOS晶體管的源端連接第一CMOS晶體管的漏端，第一PMOS晶體管的柵極與第一時鐘端耦合，第二PMOS晶體管的漏端連接電源電壓，第二PMOS晶體管的源端連接第二CMOS晶體管的漏端，第二PMOS晶體管的柵極與第一時鐘端耦合，第一NMOS晶體管的漏端接地，第一NMOS晶體管的源端連接第一CMOS晶體管的源端，第一NMOS晶體管的柵極與第二時鐘端耦合，第二NMOS晶體管的漏端接地，第二NMOS晶體管的源端連接第二CMOS晶體管的源端，第二NMOS晶體管的柵極與第二時鐘端耦合。

5.如權利要求1所述的正交分頻電路，其特征在于，在所述第二鎖存器的電路中，第一PMOS晶體管的漏端連接電源電壓，第一PMOS晶體管的源端連接第一CMOS晶體管的漏端，第一PMOS晶體管的柵極與第三時鐘端耦合，第二PMOS晶體管的漏端連接電源電壓，第二PMOS晶體管的源端連接第二CMOS晶體管的漏端，第二PMOS晶體管的柵極與第三時鐘端耦合，第一NMOS晶體管的漏端接地，第一NMOS晶體管的源端連接第一CMOS晶體管的源端，第一NMOS晶體管的柵極與第四時鐘端耦合，第二NMOS晶體管的漏端接地，第二NMOS晶體管的源端連接第二CMOS晶體管的源端，第二NMOS晶體管的柵極與第四時鐘端耦合。