[發明專利]一種自調節模數轉換器級間運放增益的數字反饋校準電路

在審

• 申請號: 202110064336.4
• 申請日: 2021-01-18
• 公開（公告）號: CN112821893A
• 公開（公告）日: 2021-05-18
• 發明（設計）人: 馬元君;趙莉
• 申請（專利權）人: 南京德睿智芯電子科技有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12;H03M1/10
• 代理公司: 南京眾聯專利代理有限公司 32206
• 代理人: 劉趁新

本發明提出了一種自調節模數轉換器級間運放增益的數字反饋校準電路，包括有數字域電路和模擬域電路，所述模擬域電路和數字域電路組成一個閉合環路系統，所述模擬域電路包括有主ADC、輔助ADC電路以及DAC，所述輔助ADC工作頻率為主ADC工作頻率的二十分之一，所述數字域電路包括有運放增益反饋控制模塊，所述模擬域電路中的主ADC和輔助ADC電路輸出模擬信號到運放增益反饋控制模塊，所述運放增益反饋控制模塊對運放增益進行收斂，本發明通過數字和模擬形成一個閉合的環路，在數字域通過算法電路實現輸出一個可以控制模擬域運放增益的信號，這個信號自動控制增益的大小，通過這個閉合環路的校準，使模擬域的級間運放穩定在較高增益區間，從而降低增益誤差。

技術領域

本發明涉及集成電路設計技術領域，具體涉及到一種自調節模數轉換器級間運放增益的數字反饋校準電路。

背景技術

模數轉換器即ADC(Analog to Digital Converter)為模數混合信號芯片，其內部同時存在數字電路和模擬電路，在ADC芯片設計時常因Pipeline ADC結構的優越性被廣泛采納，但因流水線結構中每一級都對運放有較高的要求，在工作環境惡劣的情況，運放如處于較低差工作狀態下，將對ADC下一級的量化產生較大影響，這種現象在很大程度上決定了芯片的性能。如一個16bit的ADC芯片，第一級為3.5的AD進行量化時，當第一級的運算放大器的開環增益達到95dB則，第一級因運放增益導致的誤差將低于0.5LSB，但當運算放大器的開環增益較低時，Pipeline ADC的后幾級的量化將會達到上百LSB。目前高速ADC芯片被廣泛應用在高速通信、雷達及自動化設備等電子系統中，由于工作在高頻下、工藝偏差以及環境溫度變化，運算放大器的高增益工作點將頻繁發生變化，如何能保證運算放大器的最佳工作區間，直接影響到芯片的性能。因此，迫切的需要一種新的方案解決上述技術問題。

發明內容

發明目的：本發明的目的是針對目前技術中的不足，提供了一種自調節模數轉換器級間運放增益的數字反饋校準電路，有效解決了現有技術中ADC芯片因級間運放的有限增益帶來的量化信號增益誤差。

技術方案：為實現上述目的，本發明提供了一種自調節模數轉換器級間運放增益的數字反饋校準電路，其特征在于：包括有數字域電路和模擬域電路，所述模擬域電路和數字域電路組成一個閉合環路系統，所述模擬域電路包括有主ADC、輔助ADC電路以及DAC，所述輔助ADC工作頻率為主ADC工作頻率的二十分之一，所述數字域電路包括有運放增益反饋控制模塊，所述模擬域電路中的主ADC和輔助ADC電路輸出模擬信號到運放增益反饋控制模塊，所述運放增益反饋控制模塊對運放增益進行收斂。

作為本方案的一種改進，所述輔助ADC電路用于量化主ADC第一級與第二級級間運算放大器前的節點電壓，當工作在較低時鐘域下且量化精度較低時，進行求級間增益，將主ADC和輔助ADC不同量化值輸入到數字域電路中。

作為本方案的一種改進，所述運放增益反饋控制模塊包括有運放增益收斂模塊，所述運放增益收斂模塊通過分別量化運放前后2個點來求運算放大器增益大小，將第一級的余量值和輔助ADC的結點值，送入最小梯度下降算法電路中進行收斂運放增益。

作為本方案的一種改進，所述數字域電路還包括有增長趨勢因子收斂模塊，所述增長趨勢因子收斂模塊將當前增益值作為期望值，該值前幾個周期的增益值作為樣本值，通過樣本值來預測期望值，引入增益增長趨勢因子，即Gcur＝Gpre*K，其中Gcur為當前增益值，Gpre為該值前幾個周期的增益值，K為增益增長趨勢因子。

作為本方案的一種改進，所述數字域電路還包括有增長趨勢因子判斷模塊，所述增長趨勢因子判斷模塊帶入K(i+1)＝K(i)-pre*(K(i)*Gpre-Gcur)收斂算法中，其中同時K(i)為當前增益增長趨勢因子，K(i+1)為下一周期增益增長趨勢因子；令Gcur＝Gpre+Gpre*k，所以k+1＝cur/pre，即K＝k+1。