[發明專利]基于雙計數器實現的時序拉偏方法及系統、設備

在審

• 申請號: 202110061230.9
• 申請日: 2021-01-18
• 公開（公告）號: CN112882531A
• 公開（公告）日: 2021-06-01
• 發明（設計）人: 蘇通;鄧玉良;殷中云;唐越;朱曉銳;楊彬;鄭偉坤
• 申請（專利權）人: 深圳市國微電子有限公司
• 主分類號: G06F1/04
• 分類號: G06F1/04;G06F1/324
• 代理公司: 深圳市恒申知識產權事務所(普通合伙) 44312
• 代理人: 任哲夫

本發明提供了一種基于雙計數器實現的時序拉偏方法及系統、設備及存儲介質，所述方法包括：基于存儲器讀取信號的電平段，電平段包括n段；通過第一計數器根據預設的拉偏步進時長依次對n段所述電平段進行計數，并記錄各段的計數數據，其中，當第一計數器對第i段所述電平段計數完成后，第一計數器將第i段的計數數據賦值為1，第二計數器的值為i+1；根據所述第一計數器記錄的各段的計數數據，獲取電平段的最小時間基準。該方法采用兩類計數器按照層次快速實現對信號的拉偏時序步進生成，并能計算出系統所需基準時間刻度，避免系統運行過于高頻的時鐘而增加不必要的功耗，便于在單粒子輻照環境中長期運行以驗證存儲器的接口性能。

技術領域

本發明屬于輻照測試技術領域，涉及一種動態存儲器單粒子試驗的低功耗時序拉偏方法，尤其涉及一種基于雙計數器實現的時序拉偏方法及系統、設備及存儲介質。

背景技術

在存儲器芯片研制測試過程中，主要使用芯片專用測試機臺(AT)完成對芯片接口時序參數的極限拉偏測試，獲取芯片的各時間參數(即AC特性，包括極限特性和正常操作特性)，而AT機臺精密昂貴，必須在潔凈間中使用，難以工作在其他環境試驗環境中，尤其是單粒子試驗環境。因此在單粒子環境應用驗證階段，多采用PCB板級實現的方式(主控器件+存儲器)在各種環境試驗中(如高低溫、單粒子試驗等)驗證存儲器的各功能操作是否正常。其中CPU、MCU、DSP等主控器件種類繁多且主要面向應用，故一般只能選取幾種典型常用的主控器件并使用正常時間參數設置來訪問存儲器芯片，難以覆蓋各種極限情況。使用FPGA(可編程邏輯器件)作為主控則可以使用硬件描述語言(HDL，如Verilog語言)利用計數器(counter)對基準時鐘周期進行可變計數來實現信號定時，從而直接控制信號電平的持續時間，也就具備了對存儲器信號時序拉偏控制的能力。FPGA使用高頻基準時鐘時功耗更大，也導致了同樣時間需采用更大位寬的計數器電路，也導致了功耗增加。較高的功耗易使FPGA器件在高溫高輻射環境中觸發結溫保護導致復位，因此在滿足時間拉偏驗證要求的基礎上，需盡量降低基準時鐘的頻率。

發明內容

本發明所要解決的技術問題是：針對現有技術的問題，本發明提供了一種能夠在輻照試驗環境下降低主控器件功耗開展長時間時序拉偏環境試驗，驗證存儲器芯片接口性能的方法。

為了解決上述技術問題，本發明采用的技術方案為：

第一方面，本發明提供了一種基于雙計數器實現的時序拉偏方法，所述方法包括：

基于存儲器讀取信號的電平段，所述電平段包括n段，其中，n為大于或等于2的正整數；

通過第一計數器根據預設的拉偏步進時長依次對n段所述電平段進行計數，并記錄各段的計數數據，其中，當所述第一計數器對第i段所述電平段計數完成后，所述第一計數器將第i段的計數數據賦值為1，第二計數器的值為i+1，所述i為大于或等于1且小于或等于n的正整數；

根據所述第一計數器記錄的各段的計數數據，獲取所述電平段的最小時間基準。

第二方面，本發明還提供了一種基于雙計數器實現的時序拉偏系統，所述系統包括：

讀取模塊：用于基于存儲器讀取信號的電平段，所述電平段包括n段，其中，n為大于或等于2的正整數；

計數模塊：用于通過第一計數器根據預設的拉偏步進時長依次對n段所述電平段進行計數，并記錄各段的計數數據，其中，當所述第一計數器對第i段所述電平段計數完成后，所述第一計數器將第i段的計數數據賦值為1，第二計數器的值為i+1，所述i為大于或等于1且小于或等于n的正整數；

獲取模塊：用于根據所述第一計數器記錄的各段的計數數據，獲取所述電平段的最小時間基準。