[發(fā)明專(zhuān)利]一種基于可變比較器延時(shí)環(huán)路的SARADC

有效

• 申請(qǐng)?zhí)枺?/td>: 202110060991.2
• 申請(qǐng)日: 2021-01-18
• 公開(kāi)（公告）號(hào): CN112929026B
• 公開(kāi)（公告）日: 2022-06-03
• 發(fā)明（設(shè)計(jì)）人: 寧寧;王翊舟;李靖;宋博;于奇;王勇
• 申請(qǐng)（專(zhuān)利權(quán)）人: 電子科技大學(xué);成都微光集電科技有限公司
• 主分類(lèi)號(hào): H03M1/10
• 分類(lèi)號(hào): H03M1/10;H03M1/46
• 代理公司: 電子科技大學(xué)專(zhuān)利中心 51203
• 代理人: 閆樹(shù)平

本發(fā)明屬于模擬集成電路設(shè)計(jì)領(lǐng)域，涉及一種高速比較器延時(shí)方案，具體為一種基于可變比較器延時(shí)環(huán)路的SARADC。本發(fā)明通過(guò)對(duì)比較器環(huán)路進(jìn)行可變延時(shí)，從而減少不必要的延時(shí)時(shí)間，并能夠保證DAC電壓的準(zhǔn)確建立；同時(shí)在比較器工作完成之前，就提前給出比較器完成信號(hào)，并通過(guò)一定的延時(shí)保證邏輯正常，進(jìn)一步提高環(huán)路速度。

技術(shù)領(lǐng)域

本發(fā)明屬于模擬集成電路設(shè)計(jì)領(lǐng)域，涉及一種高速比較器延時(shí)方案，具體為一種基于可變比較器延時(shí)環(huán)路的SARADC。

背景技術(shù)

對(duì)于高速SARADC而言，一般采用異步時(shí)序來(lái)實(shí)現(xiàn)SAR邏輯，這樣做速度快并且穩(wěn)定性強(qiáng)。SAR的異步時(shí)序是將ADC工作分為三部分：DAC電壓建立、比較器電壓比較、SAR邏輯開(kāi)關(guān)切換，這三個(gè)部分一直在反復(fù)的循環(huán)進(jìn)行。比較器通常采用可再生比較器，使用鎖存器結(jié)構(gòu)實(shí)現(xiàn)信號(hào)的比較，在ADC工作的時(shí)候，它自身也一直在比較和復(fù)位兩個(gè)狀態(tài)中來(lái)回切換，比較狀態(tài)用于比較DAC的電壓的大小，復(fù)位階段用于復(fù)位，準(zhǔn)備下一次比較。

由于可再生比較器的工作速度是非常快的，通常比較器經(jīng)過(guò)復(fù)位狀態(tài)到達(dá)下一個(gè)比較狀態(tài)的時(shí)候，DAC電壓都沒(méi)有建立完成。因此，為了確保比較器在比較狀態(tài)到達(dá)的時(shí)候，DAC電壓已經(jīng)穩(wěn)定的建立，需要在比較器內(nèi)部環(huán)路中加入延時(shí)模塊，傳統(tǒng)延時(shí)模塊是固定延時(shí)，一般采用MOS管電容接到信號(hào)鏈路上，實(shí)現(xiàn)延時(shí)功能。然而DAC的電壓建立時(shí)間會(huì)隨著量化的進(jìn)行而減小，即量化第一位的時(shí)候，DAC的電壓建立時(shí)間最大，量化第二位的時(shí)候，DAC的電壓建立時(shí)間會(huì)比第一位小，同理第三位、第四位的建立時(shí)間會(huì)依次減小。采用固定延時(shí)，為了保證量化的準(zhǔn)確性，必須按照最大的延時(shí)設(shè)定延時(shí)時(shí)間，這樣做會(huì)浪費(fèi)很多時(shí)間。

當(dāng)比較器完成比較后，需要將完成比較的信號(hào)傳遞給SAR邏輯，SAR邏輯接收到信號(hào)開(kāi)始工作。傳統(tǒng)的方案是在比較器完成比較后給出完成比較信號(hào)，這種方案在先進(jìn)工藝下，由于版圖寄生和電路特性原因(電路特性指SAR邏輯接收到比較完成信號(hào)到工作還需要花一定的時(shí)間)，也會(huì)浪費(fèi)一定的時(shí)間。

發(fā)明內(nèi)容

針對(duì)上述提及的問(wèn)題，本發(fā)明提出了一種基于可變比較器延時(shí)環(huán)路的SARADC，其基本思路是對(duì)比較器環(huán)路進(jìn)行可變延時(shí)，從而減少不必要的延時(shí)時(shí)間，并能夠保證DAC電壓的準(zhǔn)確建立。同時(shí)在比較器工作完成之前，就提前給出比較器完成信號(hào)，并通過(guò)一定的延時(shí)保證邏輯正常，進(jìn)一步提高環(huán)路速度。

本發(fā)明具體技術(shù)方案為：

一種基于可變比較器延時(shí)環(huán)路的SARADC，包括DAC、SAR邏輯電路和可變比較器延時(shí)環(huán)路。

DAC的輸入包括待量化的雙端輸入模擬信號(hào)和采樣時(shí)鐘信號(hào)，以及SAR邏輯電路輸出的SAR邏輯信號(hào)；其輸出與比較器相連。DAC采樣雙端輸入模擬信號(hào)，根據(jù)SAR邏輯電路給出的SAR邏輯信號(hào)，產(chǎn)生相應(yīng)的雙端極板電壓，并輸出給比較器進(jìn)行比較。

SAR邏輯電路的輸入是可變比較器延時(shí)環(huán)路提供的比較結(jié)果和SAR邏輯使能信號(hào)，其輸出有三個(gè)，第一個(gè)是輸出給可變比較器延時(shí)環(huán)路的量化開(kāi)始信號(hào)，它用于使能可變比較器延時(shí)環(huán)路；第二個(gè)是輸出給可變比較器延時(shí)環(huán)路的量化標(biāo)志位，量化標(biāo)志位的位數(shù)由SARADC的位數(shù)決定，它的標(biāo)志位比SARADC的位數(shù)少一位，它通過(guò)輸出哪些位是0，哪些位是1來(lái)給出當(dāng)前量化的是第幾位，讓可變比較器延時(shí)環(huán)路根據(jù)量化標(biāo)志位決定延時(shí)的大小；第三個(gè)是輸出給DAC的SAR邏輯信號(hào)，它的功能是給出SAR邏輯信號(hào)，使DAC產(chǎn)生下一次待比較的雙端極板電壓信號(hào)。

具體的，SAR邏輯電路在每次量化開(kāi)始的時(shí)候會(huì)給出量化開(kāi)始信號(hào)，一次量化里面包括多次比較，比較數(shù)量為SARADC的位數(shù)(以一個(gè)10位SARADC為例，一次量化需要比較10次)。SAR邏輯電路的量化標(biāo)志位表示SARADC中各個(gè)位的量化完成情況，在該位沒(méi)有量化的時(shí)候，這些信號(hào)都是低電平，當(dāng)每一次量化完成后，對(duì)應(yīng)位的低電平就變?yōu)楦唠娖健?/p>

所述可變比較器延時(shí)環(huán)路包括比較器和改進(jìn)比較器時(shí)序電路。