[發明專利]半導體器件及其形成方法

在審

• 申請號: 202110060401.6
• 申請日: 2021-01-18
• 公開（公告）號: CN113078153A
• 公開（公告）日: 2021-07-06
• 發明（設計）人: 鐘政庭;程冠倫
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種半導體器件，包括：

第一源極/漏極外延部件和第二源極/漏極外延部件，分別包括外部襯墊層和內部填充層；

多個溝道構件，沿第一方向在所述第一源極/漏極外延部件與所述第二源極/漏極外延部件之間延伸；以及

柵極結構，設置在所述多個溝道構件的上方和周圍，

其中，所述多個溝道構件與所述外部襯墊層接觸并且與所述內部填充層間隔開，

其中，所述外部襯墊層包括鍺和第一元素，

其中，所述內部填充層包括鍺和不同于所述第一元素的第二元素。

2.根據權利要求1所述的半導體器件，其中，所述第一元素和所述第二元素在周期表的IIIA族中。

3.根據權利要求1所述的半導體器件，其中，所述第二元素的原子量大于所述第一元素的原子量。

4.根據權利要求1所述的半導體器件，其中，所述外部襯墊層和所述內部填充層中的至少一個還包括錫。

5.根據權利要求1所述的半導體器件，還包括：

多個內部間隔部件，其中，所述多個溝道構件沿垂直于所述第一方向的第二方向與多個內部間隔部件交錯。

6.根據權利要求5所述的半導體器件，其中，所述外部襯墊層在所述多個內部間隔部件的上方合并，并且所述多個內部間隔部件與所述內部填充層間隔開。

7.根據權利要求5所述的半導體器件，其中，所述外部襯墊層沒有在所述多個內部間隔部件的上方合并，并且所述多個內部間隔部件與所述內部填充層接觸。

8.根據權利要求1所述的半導體器件，其中，所述外部襯墊層包括約5x10¹⁹原子/cm³至約5x10²⁰原子/cm³之間的硼摻雜濃度。

9.一種半導體器件，包括：

第一源極/漏極部件，包括第一外部外延部件和在所述第一外部外延部件的上方的第一內部外延部件；

第二源極/漏極部件，包括第二外部外延部件和在所述第二外部外延部件的上方的第二內部外延部件；

多個含鍺溝道構件，沿第一方向在第一外部外延部件與第二外部外延部件之間延伸并與第一外部外延部件和第二外部外延部件接觸；以及

柵極結構，設置在所述多個含鍺溝道構件的上方和周圍，

其中，所述多個含鍺溝道構件與所述第一內部外延部件和所述第二內部外延部件間隔開，

其中，所述第一外部外延部件和所述第二外部外延部件包括第一p型摻雜劑，

其中，所述第一內部外延部件和所述第二內部外延部件包括與所述第一p型摻雜劑不同的第二p型摻雜劑。

10.一種形成半導體器件的方法，包括：

在襯底的上方形成堆疊件，其中，所述堆疊件包括與多個犧牲層交錯的多個溝道層；

由所述堆疊件和所述襯底形成鰭狀結構，所述鰭狀結構包括溝道區和源極/漏極區；

在所述鰭狀結構的溝道區上方形成偽柵極堆疊件；

在所述偽柵極堆疊件的上方沉積柵極間隔件；

使所述源極/漏極區凹進以形成源極/漏極溝槽，所述源極/漏極溝槽暴露所述多個溝道層和所述多個犧牲層的側壁；

選擇性地且部分地使所述多個犧牲層凹進以形成多個內部間隔凹槽；

在所述多個內部間隔凹槽中形成多個內部間隔部件；

在所述源極/漏極溝槽中沉積外部外延層，所述外部外延層包括第一p型摻雜劑；

在所述外部外延層上方沉積內部外延層，所述內部外延層包括第二p型摻雜劑，所述第二p型摻雜劑不同于第一p型摻雜劑；

去除所述偽柵極堆疊件；

選擇性地去除所述溝道區中的多個犧牲層；以及

在所述溝道區中的多個溝道層的每一個周圍形成柵極結構，

其中，所述多個溝道層包括鍺，并且所述多個犧牲層包括硅鍺。